Verilog-Prüfingenieur | Verifikation, SystemC, UVM, C++, Python | Inhouse (mwd)

Vesterling; München; Hybrid; EUR 60.000 - 80.000; Vollzeit

Zusammenfassung

Ein innovatives deutsches Unternehmen in München sucht einen Verilog-Prüfingenieur. Sie sind verantwortlich für die Verifikation neu entwickelter Produkte und die Optimierung der Verifikationsumgebung. Voraussetzungen sind mehrere Jahre Erfahrung in digitaler Verifikation mit SystemVerilog und UVM sowie gute Kenntnisse in Deutsch und Englisch. Diese Position bietet ein unbefristetes Arbeitsverhältnis mit der Möglichkeit von Home Office bis zu 40%.

Qualifikationen

• (Fach)Hochschulabschluss einer geeigneten technischen Fachrichtung oder vergleichbare einschlägige Berufserfahrung.
• Mehrere Jahre Berufserfahrung in digitaler Verifikation mit SystemVerilog oder UVM.
• Erfahrung mit SystemC wünschenswert, aber kein Muss.
• Kenntnisse in Skriptsprache wie Python oder Perl.

Aufgaben

• Verifikation eines neu entwickelten Produkts und Optimierung der Verifikationsumgebung.
• Entwurf und Implementierung von Tests mit SystemVerilog UVM und SystemC.
• Durchführung und Analyse von Simulationen.

Kenntnisse

digitale Verifikation

SystemVerilog

UVM

Linux

Python

C++

Englisch

Deutsch

Ausbildung

(Fach)Hochschulabschluss in technischem Bereich

Tools

SystemC

Jobbeschreibung

Lust auf Innovation? Arbeiten Sie an einem komplett neuem Produkt in einem wachsenden, mehrfach für seine Innovationen ausgezeichneten deutschen mittelständischen Unternehmen.

Karrierelevel: Ab 3 Jahre

Vertragsart: Unbefristete Festanstellung durch unseren Klienten

Standort: München (Home Office bis 40%)

Ihre Aufgaben

• Als Verilog-Prüfingenieur sind Sie betraut mit der Verifikation eines komplett neu entwickelten Produkts und der Optimierung der Verifikationsumgebung.
• Sie verantworten den Entwurf und die Implementierung von Tests mit SystemVerilog UVM und SystemC.
• Ebenso führen Sie Simulationen durch und analysieren Test- und Simulationsergebnisse.
• Dabei arbeiten Sie eng mit dem Designteam zusammen und unterstützen bei der Inbetriebnahme neuer Geräte der Laborumgebung.

Ihr Profil

• (Fach)Hochschulabschluss einer geeigneten technischen Fachrichtung oder vergleichbare einschlägige Berufserfahrung
• Mehrere Jahre einschlägige Berufserfahrung in der digitalen Verifikation mit SystemVerilog oder UVM sowie dem Entwurf von Tests, Testaufbauten und Testplänen
• Erfahrung mit SystemC ist wünschenswert, aber kein Muss
• Kenntnisse in der Arbeit mit Linux als Betriebssystem und mit einer Skriptsprache wie z.B. Python oder Perl
• Idealerweise Erfahrung im digitalen Design und mit objektorientiertem C++
• Von Vorteil aber kein Muss sind Kenntnisse von gängigen Videoschnittstellen und Datenschnittstellen
• Gute Deutsch- und Englischkenntnisse

Details zum Arbeitgeber

Anzahl der Mitarbeiter: 50 - 500 Mitarbeiter

Branchen: Automotive,Technik

Klient: Unser Klient ist ein kleineres Unternehmen mit Sitz in München, das elektronische Produkte herstellt, die z. b. bei der Displaytechnik eine wichtige Rolle spielen. Mit diesen Produkten ist er ein äußerst erfolgreicher Nischenzulieferer für die Automobilhersteller und kann daher auf große Stabilität und gezieltes Wachstum verweisen.