Stage Vérification UVM d’IPs ASIC/SoC/FPGA — Défis & Environnement

ELSYS Design SA; Valbonne; Sur place; EUR 13 000 - 17 000; Temps partiel

Avantages offerts par ce poste

Titre restaurant

Activités sociales et culturelles du C

Prime Transport de 200 € net par an

Résumé du poste

ELSYS Design recherche un stagiaire en vérification pour travailler sur des projets ASIC/SoC à Sophia Antipolis. Vous étudierez SystemVerilog et UVM, et vous participerez à la mise en place d’un environnement de simulation et au développement du modèle de vérification du DUT.

Vous réaliserez des tests aléatoires contraints et des couvertures, afin d’acquérir une vision globale des systèmes hardware et software, dans une équipe technique et bienveillante.

Qualifications

• Étudier et comprendre SystemVerilog et la méthodologie UVM.
• Mise en place de l'environnement de simulation connectant le DUT via des interfaces.
• Mise en place du modèle de vérification du DUT.
• Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT.
• La vérification associe développement software et hardware.

Responsabilités

• Étudier et comprendre SystemVerilog et UVM.
• Mettre en place l’environnement de simulation connecté au DUT.
• Établir le modèle de vérification du DUT.
• Concevoir des tests aléatoires contraints et les couvertures.
• Préparer l’intégration software/hardware et documenter.

Connaissances

SystemVerilog

VHDL/Verilog

C/C++

UVM

Formation

Dernière année cycle ingénieur électronique

Description du poste

ELSYS Design recherche un stagiaire en vérification pour travailler sur des projets ASIC/SoC à Sophia Antipolis. Vous étudierez SystemVerilog et UVM, et vous participerez à la mise en place d’un environnement de simulation et au développement du modèle de vérification du DUT.

Vous réaliserez des tests aléatoires contraints et des couvertures, afin d’acquérir une vision globale des systèmes hardware et software, dans une équipe technique et bienveillante.