Stage Vérification UVM ASIC/FPGA à Aix-en-Provence

ELSYS Design SA; Aix-en-Provence; On-site; EUR 59,000 - 72,000; Full time

Benefits offered by this job

Titre restaurant

Accès aux activités sociales etculture

Prime Transport 200 € net par an

Job summary

ELSYS Design SA recherche un stagiaire en vérification ASIC/SoC pour Aix-en-Provence. Vous travaillerez avec l’équipe sur SystemVerilog, UVM et la mise en place d’environnements de simulation connectant le DUT via des interfaces, et sur le développement des tests et de la couverture.

Le stage se déroule dans nos locaux à Aix et durera au moins 6 mois, avec des opportunités d’appliquer des connaissances en VHDL/Verilog et en programmation orientée objet dans un contexte hardware/software.

Qualifications

• Étudiant en dernière année d’ingénierie électronique, avec des bases en VHDL/Verilog/SystemVerilog.
• Connaissances en vérification numérique et en méthodes de test.
• Bonne maîtrise de la programmation orientée objet et des environnements de simulation.

Responsibilities

• Étudier et comprendre SystemVerilog et la méthodologie UVM.
• Mettre en place l’environnement de simulation et connecter le DUT via des interfaces.
• Concevoir le modèle de vérification du DUT et des tests aléatoires contraints.
• Contribuer au développement du véhicule de couverture du DUT (functional et code coverage).

Skills

SystemVerilog

UVM

C/C++

Python

Education

Dernière année du cycle ingénieur électronique

Job description

ELSYS Design SA recherche un stagiaire en vérification ASIC/SoC pour Aix-en-Provence. Vous travaillerez avec l’équipe sur SystemVerilog, UVM et la mise en place d’environnements de simulation connectant le DUT via des interfaces, et sur le développement des tests et de la couverture.

Le stage se déroule dans nos locaux à Aix et durera au moins 6 mois, avec des opportunités d’appliquer des connaissances en VHDL/Verilog et en programmation orientée objet dans un contexte hardware/software.