Stage vérification UVM ASIC/FPGA

ELSYS Design SA; Aix-en-Provence; A distancia; EUR 6700 - 8900; Jornada completa

Ventajas ofrecidas por este puesto de trabajo

Titre restaurant

Accès aux activités CSE

Prime Transport

Descripción de la vacante

ELSYS Design recherche un stagiaire en vérification ASIC/SoC pour intégrer ses équipes d’ingénierie électronique à Aix-en-Provence, dans un contexte hardware/software stimulant.

Vous étudierez SystemVerilog et UVM, mettrez en place l’environnement de simulation et le DUT, et développerez des tests aléatoires contraints et des modèles de couverture, avec une dominante object-oriented et Python selon les besoins.

Formación

• Connaissances en VHDL, Verilog et SystemVerilog, avec notions en C/C++.
• Bases en simulations/testbench et IP/top level.
• Stage orienté vérification avancée d’ASIC/SoC.

Responsabilidades

• Étudier SystemVerilog et UVM.
• Mettre en place l’environnement de simulation et connecter au DUT via des interfaces.
• Modéliser la vérification du DUT et développer des tests aléatoires et les couvertures fonctionnelles.
• Travailler en équipe sur des projets hardware/software à Aix-en-Provence.

Conocimientos

VHDL

Verilog

SystemVerilog

C/C++

Simulation

Educación

Dernière année cycle ingénieur électronique

Herramientas

Testbench

Descripción del empleo

Pour faire face au défi que constitue la vérification d’ASIC/SoC toujours plus complexes et critique, l’industrie du semi-conducteur converge vers l’adoption universelle d’une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l’extensibilité. Elle utilise des notions d’objets randomisés avec des contraintes pour s’assurer une couverture quasi parfaite (cruciale dans le développement d’un ASIC). Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python.

Lors de votre stage, vos principales missions seront donc les suivantes:

• Etudier et comprendre le langage SystemVerilog et la méthodologie UVM
• Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces.
• Mise en place du modèle de vérification du DUT.
• Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional / code coverage)

La vérification a l'avantage d'associer les domaines du développement software et hardware. En plus d'acquérir une bonne maîtrise de la programmation objet basée sur la bibliothèque UVM, ce stage vous permettra de développer une vision globale de la réalisation d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design

Profil recherché

Tu es en dernière année de cycle ingénieur en électronique avec option Micro-Electronique et tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++. Tu as aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.
Dynamique, passionné(e) et motivé(e), Tu est en quête de nouveaux défis techniques.
Le stage se déroulera dans nos locaux d’Aix pour une durée minimale de 6 mois.

Avantages salariaux

• Titre restaurant presque intégralement pris en charge
• Accès aux activités sociales et culturelles du CSE
• Prime Transport de 200 € net par an.

Qui sommes-nous

ELSYS Design est une société d’ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l’ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d’évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D’intégrer une structure familiale, présentant les avantages d’un grand groupe ?