Stage Vérification Numérique UVM – SystemVerilog

ELSYS Design SA; Villeurbanne; Sur place; EUR 10 000 - 15 000; Plein temps

Avantages offerts par ce poste

Titre restaurant presque intégralement

Activités sociales et culturelles du C

Prime Transport de 200 € net par an

Résumé du poste

ELSYS Design recherche un stagiaire ingénieur vérification pour rejoindre une équipe technique travaillant sur la validation d’un bloc numérique, dans un cadre agile et multi-métiers.

Sous supervision d’un ingénieur vérification confirmé, vous participerez à la conception et au développement d’un environnement UVM et à l’exécution de simulations. Stage en présentiel dans nos locaux lyonnais pour favoriser l’échange et la montée en compétences.

Qualifications

• Expérience ou stage en conception ou vérification numérique en VHDL/Verilog/SystemVerilog.
• Connaissance des bases de la vérification (testbench, simulation, assertions) et curiosité pour UVM et vérification aléatoire.
• Compréhension du fonctionnement du design jusqu’au RTL et connaissance des protocoles (AMBA AXI/APB, SPI, I2C).
• Rigueur méthodologique: plan de vérification, couverture et régressions.
• Veille sur évolutions du domaine (SVA, vérification formelle, automatisation avec Python).

Responsabilités

• Comprendre les spécifications du design et clarifier les besoins de vérification pour établir le plan de test.
• Concevoir et développer des composants d’environnement UVM (agents, drivers, monitors, scoreboards, séquences).
• Écrire un code de vérification clair, réutilisable et maintenable.
• Exécuter des simulations, analyser les résultats, déboguer les anomalies et suivre la couverture.
• Collaborer avec l’équipe et contribuer à la dynamique de l’agence.

Connaissances

VHDL

Verilog

SystemVerilog

UVM

Testbench

Simulation

Assertions

Python

AMBA AXI/APB

I2C/SPI

Formation

Master en microélectronique ou équivalent

Outils

UVM tooling

ModelSim

VCS

Description du poste

ELSYS Design recherche un stagiaire ingénieur vérification pour rejoindre une équipe technique travaillant sur la validation d’un bloc numérique, dans un cadre agile et multi-métiers.

Sous supervision d’un ingénieur vérification confirmé, vous participerez à la conception et au développement d’un environnement UVM et à l’exécution de simulations. Stage en présentiel dans nos locaux lyonnais pour favoriser l’échange et la montée en compétences.