Stage Vérification UVM ASIC/FPGA — Apprentissage & Impact

ELSYS Design SA; Aix-en-Provence; Remote; EUR 6,700 - 8,900; Full time

Benefits offered by this job

Titre restaurant

Accès aux activités CSE

Prime Transport

Job summary

ELSYS Design recherche un stagiaire en vérification ASIC/SoC pour intégrer ses équipes d’ingénierie électronique à Aix-en-Provence, dans un contexte hardware/software stimulant.

Vous étudierez SystemVerilog et UVM, mettrez en place l’environnement de simulation et le DUT, et développerez des tests aléatoires contraints et des modèles de couverture, avec une dominante object-oriented et Python selon les besoins.

Qualifications

• Connaissances en VHDL, Verilog et SystemVerilog, avec notions en C/C++.
• Bases en simulations/testbench et IP/top level.
• Stage orienté vérification avancée d’ASIC/SoC.

Responsibilities

• Étudier SystemVerilog et UVM.
• Mettre en place l’environnement de simulation et connecter au DUT via des interfaces.
• Modéliser la vérification du DUT et développer des tests aléatoires et les couvertures fonctionnelles.
• Travailler en équipe sur des projets hardware/software à Aix-en-Provence.

Skills

VHDL

Verilog

SystemVerilog

C/C++

Simulation

Education

Dernière année cycle ingénieur électronique

Tools

Testbench

Job description

ELSYS Design recherche un stagiaire en vérification ASIC/SoC pour intégrer ses équipes d’ingénierie électronique à Aix-en-Provence, dans un contexte hardware/software stimulant.

Vous étudierez SystemVerilog et UVM, mettrez en place l’environnement de simulation et le DUT, et développerez des tests aléatoires contraints et des modèles de couverture, avec une dominante object-oriented et Python selon les besoins.