Stage Vérification IP ASIC/SoC/FPGA — UVM & SystemVerilog

Elsys Design; France; À distance; EUR 6 700 - 10 000; Temps partiel

Avantages offerts par ce poste

Titre restaurant

Accès aux activités du CSE

Prime Transport 200€ net/an

Résumé du poste

ELSYS Design recherche un stagiaire en vérification hardware/ software pour faire évoluer les méthodes de vérification avec UVM et SystemVerilog. Vous étudierez SystemVerilog et contribuerez à la mise en place d’un environnement de simulation et du modèle de vérification du DUT.

Le stage se déroule à Sophia Antipolis et implique des tests aléatoires et une couverture fonctionnelle, vous développez une vision intégrée hardware/software et des compétences en vérification avancée.

Qualifications

• Étudier et comprendre le langage SystemVerilog et la méthodologie UVM.
• Acquérir des connaissances en VHDL/Verilog/SystemVerilog et en C/C++.
• Contribuer à la mise en place d’un environnement de simulation et d’un modèle de vérification du DUT.

Responsabilités

• Étudier et comprendre le langage SystemVerilog et la méthodologie UVM.
• Mise en place de l'environnement de simulation permettant de se connecter au DUT via des interfaces.
• Mise en place du modèle de vérification du DUT.
• Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT.
• La vérification relie le développement software et hardware.

Connaissances

VHDL

Verilog

SystemVerilog

C/C++

Formation

Dernière année d'école d'ingénieurs

Outils

Simulation/Testbench

Description du poste

ELSYS Design recherche un stagiaire en vérification hardware/ software pour faire évoluer les méthodes de vérification avec UVM et SystemVerilog. Vous étudierez SystemVerilog et contribuerez à la mise en place d’un environnement de simulation et du modèle de vérification du DUT.

Le stage se déroule à Sophia Antipolis et implique des tests aléatoires et une couverture fonctionnelle, vous développez une vision intégrée hardware/software et des compétences en vérification avancée.