Stage Vérification ASIC/SoC FPGA – UVM & SystemVerilog

ELSYS Design SA; Valbonne; On-site; EUR 12,000 - 17,000; Full time

Benefits offered by this job

Titre restaurant

Accès aux activités sociales etculture

Prime Transport de 200 € net par an

Job summary

ELSYS Design recherche un stagiaire en vérification ASIC/SoC pour rejoindre l'équipe à Sophia Antipolis. Vous étudierez SystemVerilog et l'USB UVM, mettrez en place l'environnement de simulation et le modèle de vérification du DUT, et développerez des tests aléatoires contraints avec couverture.

Le stage se déroulera dans nos locaux de Sophia Antipolis pour au moins 6 mois et offrira des avantages salariaux tels que un titre-restaurant et une prime transport.

Qualifications

• Étudiant en dernière année d'école d'ingénieur en électronique, avec connaissances en VHDL, Verilog et SystemVerilog.
• Connaissances de C/C++ et expérience des environnements de simulation/testbench souhaitées.

Responsibilities

• Étudier et comprendre le langage SystemVerilog et la méthodologie UVM.
• Mettre en place l'environnement de simulation et se connecter au DUT.
• Développer le modèle de vérification et écrire des tests aléatoires contraints.
• Concevoir et évaluer la couverture fonctionnelle et la couverture du code.
• Développer une vision globale hardware/software et apprendre des erreurs de conception.

Skills

VHDL

Verilog

SystemVerilog

C/C++

Testbench

Education

Diplôme d'ingénieur en électronique

Job description

ELSYS Design recherche un stagiaire en vérification ASIC/SoC pour rejoindre l'équipe à Sophia Antipolis. Vous étudierez SystemVerilog et l'USB UVM, mettrez en place l'environnement de simulation et le modèle de vérification du DUT, et développerez des tests aléatoires contraints avec couverture.

Le stage se déroulera dans nos locaux de Sophia Antipolis pour au moins 6 mois et offrira des avantages salariaux tels que un titre-restaurant et une prime transport.