Stage - Automatisation des testbenchs SoC UVM Mixte

ELSYS Design SA

France

Remote

EUR 7.800 - 12.000

Vollzeit

Vor 6 Tagen
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Benefits dieser Stelle

Titre restaurant presque intégralement
Accès aux activités sociales et cultur
Prime Transport de 200 € net par an

Zusammenfassung

ELSYS Design recherche un stagiaire de fin d’études pour travailler sur la vérification de modules SoC et contribuer à standardiser les environnements UVM entre Digital et Mixed-Signal.

Vous explorerez l’architecture UVM, développerez des scripts et un flot d’intégration automatisé, et présenterez vos résultats et recommandations aux équipes. Maîtrise de SystemVerilog et Python souhaitée, niveau d’anglais opérationnel.

Qualifikationen

  • Connaissances en architecture numérique et conception RTL.
  • Connaissances des méthodologies de vérification fonctionnelle.
  • Connaissances en SystemVerilog et/ou UVM appréciées.
  • Intérêt pour les environnements de vérification AMS et les systèmes mixtes analogiques/numériques.
  • Expérience en développement de scripts (Python, Shell ou équivalent).

Aufgaben

  • Étudier l’architecture des environnements UVM utilisés au sein de l’équipe Digital verification.
  • Évaluer les différences entre les environnements mixed signal et digitaux.
  • Concevoir et prototyper une méthodologie d’intégration rapide de composants UVM.
  • Développer un flot automatisé pour le tagging des composants réutilisables.
  • Développer des scripts et outils facilitant l’intégration et la maintenance.
  • Générer des workflows IA pour automatiser l’intégration des composants.
  • Mettre en place la stratégie sur plusieurs cas d’usage.
  • Documenter la méthodologie et présenter les résultats et recommandations.

Kenntnisse

Autonomie
Esprit d’analyse
Travail en équipe
Anglais courant

Ausbildung

3e année d'école d'ingénieur ou Master 1/2

Tools

Verilog
VHDL
SystemVerilog
Python

Jobbeschreibung

ELSYS Design recherche un stagiaire de fin d’études pour travailler sur la vérification de modules SoC et contribuer à standardiser les environnements UVM entre Digital et Mixed-Signal.

Vous explorerez l’architecture UVM, développerez des scripts et un flot d’intégration automatisé, et présenterez vos résultats et recommandations aux équipes. Maîtrise de SystemVerilog et Python souhaitée, niveau d’anglais opérationnel.

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