Stage – Vérification SoC/FPGA: SV/UVM vs VUnit

ELSYS Design SA; France; Remote; EUR 10,000 - 15,000; Part time

Benefits offered by this job

Titre restaurant

Activités sociales et culturelles du C

Prime Transport 200 € net par an

Job summary

ELSYS Design recherche un stagiaire pour une étude comparative entre SystemVerilog/UVM et Python/VUnit, encadré par une équipe d’ingénieurs expérimentés.

Vous prendrez en main les deux méthodes, irez développer des environnements de test équivalents, créerez des scénarios fonctionnels et mesurerez la couverture, les performances et la maintenabilité, puis rédigerez un rapport recommandant des pratiques. Ce stage s’inscrit dans l’électronique embarquée et peut être effectué en année de césure.

Qualifications

• Étudiant en 3e année d’ingénierie ou Master en cours.
• Connaissances VHDL/Verilog/SystemVerilog et Python.
• Anglais technique nécessaire pour la documentation.]
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Responsibilities

• Prendre en main SV/UVM et Python/VUnit pour la vérification SoC.
• Implémenter des environnements de test équivalents dans les deux approches.
• Développer des scénarios de test fonctionnels et aléatoires.
• Mettre en oeuvre des mesures de couverture et d’évaluation des performances.
• Évaluer la maintenabilité et la réutilisabilité et rédiger un rapport comparatif.”

Skills

VHDL/Verilog

SystemVerilog

Python

Anglais technique

Education

3e année ingénieur / Master

Tools

Cadence Excelium

IMC

Verilator

Job description

ELSYS Design recherche un stagiaire pour une étude comparative entre SystemVerilog/UVM et Python/VUnit, encadré par une équipe d’ingénieurs expérimentés.

Vous prendrez en main les deux méthodes, irez développer des environnements de test équivalents, créerez des scénarios fonctionnels et mesurerez la couverture, les performances et la maintenabilité, puis rédigerez un rapport recommandant des pratiques. Ce stage s’inscrit dans l’électronique embarquée et peut être effectué en année de césure.