Stage Vérification FPGA avec VUnit et CI/CD

ELSYS Design SA

Cachan

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Résumé du poste

ELSYS Design recrute un stagiaire en dernière année d'école d'ingénieurs ou Master Electronique et Systèmes Embarqués pour rejoindre l'équipe FPGA à Paris. Vous contribuerez à automatiser l'exécution des tests et à développer des composants de vérification réutilisables, dans le cadre d'une intégration continue (CI/CD).

Le stage implique la définition de l'architecture du framework de test, le développement d'environnements de test en VHDL/Python et la création de VIP pour des protocoles

Qualifications

  • Étudiant en dernière année d'école d'ingénieurs ou Master en Electronique et Systèmes Embarqués.
  • Connaissances en VHDL/Verilog, Python et vérification FPGA.
  • Notions de développement embarqué en C et intérêt pour l'automatisation.

Responsabilités

  • Analyser les méthodes et environnements de vérification existants.
  • Définir l'architecture du framework de test.
  • Développer des environnements de test automatisés en VHDL/Python.
  • Créer des VIPs pour protocoles couramment utilisés (AXI-Stream, AXI-Lite, UART, SPI).
  • Mettre en œuvre des tests de régression automatiques.
  • Génération de rapports de couverture et indicateurs qualité.
  • Intégration dans GitLab CI ou Jenkins.

Connaissances

VHDL/Verilog
Python
Vérification FPGA

Formation

Dernière année d'école d'ingénieurs / Master Electronique et Systèmes Embarqués

Outils

GitLab CI
Jenkins

Description du poste

ELSYS Design recrute un stagiaire en dernière année d'école d'ingénieurs ou Master Electronique et Systèmes Embarqués pour rejoindre l'équipe FPGA à Paris. Vous contribuerez à automatiser l'exécution des tests et à développer des composants de vérification réutilisables, dans le cadre d'une intégration continue (CI/CD).

Le stage implique la définition de l'architecture du framework de test, le développement d'environnements de test en VHDL/Python et la création de VIP pour des protocoles

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