Stage : Automatisation de la Vérification de module de System On Chip

ELSYS Design SA; France; Remote; EUR 7,800 - 12,000; Full time

Benefits offered by this job

Titre restaurant presque intégralement

Accès aux activités sociales et cultur

Prime Transport de 200 € net par an

Job summary

ELSYS Design recherche un stagiaire de fin d’études pour travailler sur la vérification de modules SoC et contribuer à standardiser les environnements UVM entre Digital et Mixed-Signal.

Vous explorerez l’architecture UVM, développerez des scripts et un flot d’intégration automatisé, et présenterez vos résultats et recommandations aux équipes. Maîtrise de SystemVerilog et Python souhaitée, niveau d’anglais opérationnel.

Qualifications

• Connaissances en architecture numérique et conception RTL.
• Connaissances des méthodologies de vérification fonctionnelle.
• Connaissances en SystemVerilog et/ou UVM appréciées.
• Intérêt pour les environnements de vérification AMS et les systèmes mixtes analogiques/numériques.
• Expérience en développement de scripts (Python, Shell ou équivalent).

Responsibilities

• Étudier l’architecture des environnements UVM utilisés au sein de l’équipe Digital verification.
• Évaluer les différences entre les environnements mixed signal et digitaux.
• Concevoir et prototyper une méthodologie d’intégration rapide de composants UVM.
• Développer un flot automatisé pour le tagging des composants réutilisables.
• Développer des scripts et outils facilitant l’intégration et la maintenance.
• Générer des workflows IA pour automatiser l’intégration des composants.
• Mettre en place la stratégie sur plusieurs cas d’usage.
• Documenter la méthodologie et présenter les résultats et recommandations.

Skills

Autonomie

Esprit d’analyse

Travail en équipe

Anglais courant

Education

3e année d'école d'ingénieur ou Master 1/2

Tools

Verilog

VHDL

SystemVerilog

Python

Job description

ELSYS Design participe actuellement à plusieurs projets de Vérification de moduleSystem On Chip (SoC) pour ses clients dans divers secteurs (Automobile, IoT, Aéronautique). Dans le cadre de l’évolution des pratiques de vérification, notre équipe Métier souhaite améliorer la réutilisation des environnements de vérification entre les équipes Digital et Mixed-Signal, pour développer une approche visant à standardiser et automatiser la création des éléments communs des testbenchs.

A cet effet, nous recherchons un(e) stagiaire de fin d’études motivé(e) par les défis techniques de la vérification avancée et souhaitant contribuer à une initiative structurante à fort impact.

Vos missions

Le(a) stagiaire prendra en charge et réalisera une ou plusieurs des missions suivantes :

• Étudier l’architecture des environnements UVM utilisés au sein de l’équipe Digital verification, notamment les infrastructures de communication, les agents de vérification et les composants réutilisables.
• Évaluer les différences et les points communs entre les environnements mixed signal et digitaux afin d’identifier les opportunités de réutilisation.
• Concevoir et prototyper une méthodologie d’intégration rapide de composants UVM existants dans les testbench mixed signal.
• Développer un flot automatisé permettant le tagging des composants réutilisables au sein des environnements de vérification.
• Développer des scripts et outils facilitant l’intégration, la maintenance et l’évolution des composants partagés entre les équipes
• Génerer des workflow IA pour automatiser l’intégration des composants
• Mettre en place cette stratégie sur plusieurs cas d’usage
• Documenter la méthodologie développée et présenter les résultats ainsi que les recommandations aux équipes mixed signal et Digital Verification.

Technologies utilisées

• Environnement de simulation (Cadence Excelium, IMC, Verilator)
• Verilog, VHDL, System Verilog, Python
• GenIA

Compétences acquises

• Verification de modules unitaires
• Méthodologies SV/UVM et VUnit
• Cycle de développement en V
• Rédaction documentaire

Profil recherché

Vous êtes en 3e année de cycle ingénieur ou dernière année de Master. Autonomie, enthousiasme pour les technologies ASIC/FPGA, domaines d’applications variés, rigueur et travail en équipe sont des qualités essentielles.

Connaissances requises :

• Connaissances en architecture numérique et conception RTL.
• Connaissances des méthodologies de vérification fonctionnelle.
• Connaissances en SystemVerilog et/ou UVM appréciées.
• Intérêt pour les environnements de vérification AMS et les systèmes mixtes analogiques/numériques.
• Expérience en développement de scripts (Python, Shell ou équivalent).
• Capacité à analyser des architectures logicielles et matérielles complexes.
• Esprit d’analyse, autonomie et aptitude à travailler en équipe dans un environnement multidisciplinaire.
• Un bon niveau d’anglais est exigé.

Avantages salariaux

• Titre restaurant presque intégralement pris en charge
• Accès aux activités sociales et culturelles du CSE
• Prime Transport de 200 € net par an.

Qui sommes-nous

ELSYS Design est une société d’ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l’ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d’évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D’intégrer une structure familiale, présentant les avantages d’un grand groupe ?

Alors, n’hésitez plus : postulez et rencontrons-nous !