Ingénieur Vérification UVM ASIC – LPDDR6 & Debug

elsys-design; Aix-en-Provence; Sur place; EUR 45 000 - 50 000; Plein temps

Résumé du poste

ELSYS Design recherche un ingénieur vérification UVM ASIC F/H à Aix-en-Provence, intégré à une équipe internationale dédiée au test, essai et validation de blocs complexes.

Vous concevrez des séquences UVM, piloterez des tests multi‑config et analy­serez les logs, en veillant à la couverture fonctionnelle et au respect des spécifications LPDDR6, SystemVerilog et Perforce; l’anglais est obligatoire.

Qualifications

• Solide expérience en vérification UVM et en environnement existant.
• Maîtrise de SystemVerilog.
• Expérience avec Verdi.
• Expérience des outils de versionning type Perforce.
• Connaissance du standard LPDDR6 ou contrôleurs mémoires appréciée.
• Anglais obligatoire pour l’équipe anglophone.

Responsabilités

• Analyser des spécifications et concevoir des séquences UVM pour piloter les sous‑modules.
• Mettre en place et exécuter des campagnes de régression multi‑configurations.
• Assurer la couverture fonctionnelle et identifier les cas non couverts.
• Analyser les logs et les waves pour identifier les anomalies et debugger les scénarios en UVM.

Connaissances

Vérification UVM

SystemVerilog

LPDDR6 knowledge

Anglais

Outils

Verdi

Perforce

Description du poste

ELSYS Design recherche un ingénieur vérification UVM ASIC F/H à Aix-en-Provence, intégré à une équipe internationale dédiée au test, essai et validation de blocs complexes.

Vous concevrez des séquences UVM, piloterez des tests multi‑config et analy­serez les logs, en veillant à la couverture fonctionnelle et au respect des spécifications LPDDR6, SystemVerilog et Perforce; l’anglais est obligatoire.