Stage-Vérification Uvm d'Ips Digitales pour Cible Asic - Soc - Fpga H/F

ELSYS Design SA; Valbonne; Presencial; EUR 25.000 - 65.000; Jornada completa

Ventajas ofrecidas por este puesto de trabajo

Titre restaurant intégralement pris en

Accès activités sociales et culturéll

Prime Transport de 200 € nets par an

Descripción de la vacante

ELSYS Design SA propose un stage en Sophia Antipolis (Nice) pour votre dernière année d’école d’ingénieur en électronique, avec une orientation micro-électronique.

Vous étudierez SystemVerilog et UVM, mettrez en place l’environnement de simulation et le modèle de vérification du DUT, et réaliserez des tests aléatoires et des couvertures.

Formación

• Étudier et comprendre SystemVerilog et UVM.
• Mettre en place l’environnement de simulation pour se connecter au DUT via des interfaces.
• Mise en place du modèle de vérification du DUT.
• Réaliser des tests aléatoires contraints et définir les couvertures (functional coverage / code coverage).
• Bénéficier d’une approche combinant développement software et hardware.

Responsabilidades

• Étudier et comprendre SystemVerilog et UVM.
• Mise en place de l’environnement de simulation pour se connecter au DUT via des interfaces.
• Mise en place du modèle de vérification du DUT.
• Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT (functional coverage / code coverage).
• La vérification associe les domaines du développement software et hardware.

Conocimientos

SystemVerilog

UVM

C/C++

VHDL

Verilog

Herramientas

Simulation environment

IP & Top Level sim

Descripción del empleo

L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis.

Profil Recherché

Les principales missions seront donc les suivantes :

• Etudier et comprendre le langage SystemVerilog et la méthodologie UVM
• Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces.
• Mise en place du modèle de vérification du DUT.
• Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional coverage / code coverage)

La vérification a l'avantage d'associer les domaines du développement software et hardware.

En plus d'acquérir une bonne maîtrise de la programmation objet basée sur la bibliothèque UVM, ce stage permettra de développer une vision globale de la réalisation d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design.

Tu rentres en dernière année de cycle ingénieur en électronique avec option Micro-Electronique, et tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.

Tu as aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.

Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

Le stage se déroulera dans nos locaux de Sophia Antipolis pour une durée minimale de 6 mois.

Avantages Salariaux

• Titre restaurant presque intégralement pris en charge
• Accès aux activités sociales et culturelles du CSE
• Prime Transport de 200 € net par an.

Qui sommes-nous

ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l'ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?

0 - 65 000 Eur (€)