Stage GenAI: Automatisation de la Vérification FPGA/ASIC

ELSYS Design SA; Rennes; Presencial; EUR 8900 - 13.000; A tiempo parcial

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Titre restaurant

Activités CSE

Descripción de la vacante

ELSYS Design recherche un stagiaire en vérification FPGA/ASIC passionné par l’intelligence artificielle pour concevoir et évaluer des briques GenAI dédiées à l’extraction de signaux, la structuration JSON et la génération contrôlée d’assertions SVA et de testbenchs SV/UVM.

Vous travaillerez en étroite collaboration avec les ingénieurs ELSYS Rennes, développant un pipeline fiable, traçable et évolutif, adapté aux flux de vérification et à l’intégration RAG.

Formación

• Maîtrise de Python et expérience en IA appliquée.
• Connaissance des LLM et des techniques GenAI.
• Capacité à documenter les artefacts et citations techniques.
• Bonnes compétences en analyse et validation expérimentale.

Responsabilidades

• Analyser les besoins des ingénieurs ELSYS Rennes en vérification FPGA/ASIC.
• Structurer un corpus de spécifications, signaux, exigences et assertions.
• Identifier les éléments SV/UVM générables automatiquement à partir des spécifications.
• Évaluer modèles, prompts et stratégies de génération contrôlée pour produire des assertions SVA et tests SV/UVM.
• Réduire les hallucinations par validation syntaxique et traçabilité des sources.
• Documenter les limites et recommandations pour les équipes ELSYS.
• Mettre en œuvre l’outil GenAI sur la bibliothèque IP existante.

Herramientas

Python

PyTorch

Transformers

Descripción del empleo

ELSYS Design recherche un stagiaire en vérification FPGA/ASIC passionné par l’intelligence artificielle pour concevoir et évaluer des briques GenAI dédiées à l’extraction de signaux, la structuration JSON et la génération contrôlée d’assertions SVA et de testbenchs SV/UVM.

Vous travaillerez en étroite collaboration avec les ingénieurs ELSYS Rennes, développant un pipeline fiable, traçable et évolutif, adapté aux flux de vérification et à l’intégration RAG.