Ingénieur Vérification UVM Sénior SoC/ASIC – SystemVerilog

Elsys Design; Valbonne; On-site; EUR 40,000 - 60,000; Full time

Benefits offered by this job

10 jours de RTT par an

Allocation repas prise en charge

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation de 1000 ou 1500 €

Prime de vacances

Prime Transport de 200 €

Job summary

Une société d'ingénierie spécialisée cherche un ingénieur en microélectronique à Valbonne. Le candidat doit avoir une expérience en vérification de code RTL avec UVM et maîtriser System Verilog. Il sera responsable de rédiger des plans de vérification, développer des codes scalables, et créer des tests en C. Des compétences en communication et en automatisation de flux de travail sont requises. Rejoignez une équipe dynamique dans une ambiance humaine et bienveillante.

Qualifications

• Plusieurs années d'expérience en vérification de code RTL avec méthodologie UVM.
• Aisance en communication avec les autres membres de l’équipe.

Responsibilities

• Rédiger et critiquer des plans de vérification.
• Développer du code réutilisable et scalable.
• Écrire la couverture fonctionnelle et la couverture de code.
• Automatiser les flux de travail de vérification.
• Développer des tests de base en C.

Skills

System Verilog

UVM

Python

C/C++

VHDL

Verilog

Communication en anglais

Education

Ingénieur en microélectronique

Tools

Siemens

Cadence

Synopsys

Job description

Une société d'ingénierie spécialisée cherche un ingénieur en microélectronique à Valbonne. Le candidat doit avoir une expérience en vérification de code RTL avec UVM et maîtriser System Verilog. Il sera responsable de rédiger des plans de vérification, développer des codes scalables, et créer des tests en C. Des compétences en communication et en automatisation de flux de travail sont requises. Rejoignez une équipe dynamique dans une ambiance humaine et bienveillante.