Ingénieur Vérification UVM Sénior SoC/ASIC – SystemVerilog

Elsys Design

Valbonne

Sur place

EUR 40 000 - 60 000

Plein temps

14 jours+
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Avantages offerts par ce poste

10 jours de RTT par an
Allocation repas prise en charge
Mutuelle Santé Famille
Compte Epargne Temps
Participation et Intéressement
Prime de cooptation de 1000 ou 1500 €
Prime de vacances
Prime Transport de 200 €

Résumé du poste

Une société d'ingénierie spécialisée cherche un ingénieur en microélectronique à Valbonne. Le candidat doit avoir une expérience en vérification de code RTL avec UVM et maîtriser System Verilog. Il sera responsable de rédiger des plans de vérification, développer des codes scalables, et créer des tests en C. Des compétences en communication et en automatisation de flux de travail sont requises. Rejoignez une équipe dynamique dans une ambiance humaine et bienveillante.

Qualifications

  • Plusieurs années d'expérience en vérification de code RTL avec méthodologie UVM.
  • Aisance en communication avec les autres membres de l’équipe.

Responsabilités

  • Rédiger et critiquer des plans de vérification.
  • Développer du code réutilisable et scalable.
  • Écrire la couverture fonctionnelle et la couverture de code.
  • Automatiser les flux de travail de vérification.
  • Développer des tests de base en C.

Connaissances

System Verilog
UVM
Python
C/C++
VHDL
Verilog
Communication en anglais

Formation

Ingénieur en microélectronique

Outils

Siemens
Cadence
Synopsys

Description du poste

Une société d'ingénierie spécialisée cherche un ingénieur en microélectronique à Valbonne. Le candidat doit avoir une expérience en vérification de code RTL avec UVM et maîtriser System Verilog. Il sera responsable de rédiger des plans de vérification, développer des codes scalables, et créer des tests en C. Des compétences en communication et en automatisation de flux de travail sont requises. Rejoignez une équipe dynamique dans une ambiance humaine et bienveillante.
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