Ingénieur Vérification SoC/FPGA – VIP/UVM

ELSYS Design SA; Cesson-Sévigné; Remote; EUR 35,000 - 50,000; Full time

Benefits offered by this job

10 jours RTT par an

Allocation repas / Titre restaurant

Mutuelle Santé Famille

Compte Épargne Temps

Participation et Intéressement

Prime de cooptation 1000–1500€

Prime de vacances

Prime Transport 200€ net/an et 50€brut

Job summary

ELSYS Design recherche un ingénieur en vérification de circuit intégré numérique à Cesson-Sévigné (35) pour renforcer son pôle de vérification. Salaire entre 35 et 50 K€ annuels, avec perspective d’évolution et accompagnement par le leader technique.

Vous participerez à la vérification et validation de projets SoC/FPGA dirigés et UVM, rédigeant des plans de vérification, concevant des VIPs et développant des modèles comportementaux en SystemVerilog ou C.

Qualifications

• Diplôme d’ingénieur BAC+5 en électronique numérique requis.
• Première expérience en vérification au niveau IP ou top level SoC/FPGA souhaitée.
• Bonne maîtrise des méthodes SV/UVM pour la vérification SoC.

Responsibilities

• Rédaction des plans de vérification.
• Conception de VIPs.
• Implémentation des VIPs dans l’environnement de simulation SystemVerilog.
• Développement de modèles comportementaux en SystemVerilog ou C.
• Implémentation de générateurs de séquences et de testcases dirigés en C ou VHDL.
• Rédaction des rapports de vérification.
• Interactions avec l’équipe design pour prise en charge des bugs et évolutions fonctionnelles.

Skills

SystemVerilog

UVM

C embarqué

Anglais technique

Education

Diplôme ingénieur BAC+5 en électronique numérique

Tools

Git

Jira

Job description

ELSYS Design recherche un ingénieur en vérification de circuit intégré numérique à Cesson-Sévigné (35) pour renforcer son pôle de vérification. Salaire entre 35 et 50 K€ annuels, avec perspective d’évolution et accompagnement par le leader technique.

Vous participerez à la vérification et validation de projets SoC/FPGA dirigés et UVM, rédigeant des plans de vérification, concevant des VIPs et développant des modèles comportementaux en SystemVerilog ou C.