Senior RTL Verification Engineer — SystemVerilog/UVM Expert

Caraz; Valbonne; Hybrid; EUR 70,000 - 105,000; Full time

Job summary

Caraz recherche un ingénieur vérification RTL senior à Sophia Antipolis, France, pour concevoir et maintenir des tests automatisés dans une chaîne CI. Vous développerez des frameworks en Python générant des test benches SystemVerilog/UVM et collaborerez avec les équipes développement et documentation.

Le poste requiert au moins 7 ans d’expérience, une formation d’ingénieur et un excellent niveau d’anglais. Travail en mode hybride, avec un jour de télétravail par semaine.

Qualifications

• Expérience confirmée de 7+ ans en vérification RTL.
• Maîtrise SystemVerilog et UVM, Python exigé.
• Anglais professionnel (écrit et oral).

Responsibilities

• Concevoir et exécuter des tests de vérification par simulation.
• Développer un framework Python générant des test benches SV/UVM.
• Maintenir les tests dans la CI et améliorer les métriques de performance.
• Collaborer avec les équipes Dév et documentation (Confluence, Jira).
• Participer aux revues de code et à l’assurance qualité.

Skills

SystemVerilog

UVM

Python

Anglais

Education

Diplôme d’ingénieur

Équivalent universitaire

Tools

Confluence

Jira

Job description

Caraz recherche un ingénieur vérification RTL senior à Sophia Antipolis, France, pour concevoir et maintenir des tests automatisés dans une chaîne CI. Vous développerez des frameworks en Python générant des test benches SystemVerilog/UVM et collaborerez avec les équipes développement et documentation.

Le poste requiert au moins 7 ans d’expérience, une formation d’ingénieur et un excellent niveau d’anglais. Travail en mode hybride, avec un jour de télétravail par semaine.