Ingénieur Vérification ASIC — SystemVerilog/UVM

ELSYS Design SA; Aix-en-Provence; Sur place; EUR 55 000 - 80 000; Plein temps

Avantages offerts par ce poste

RTT 10 jours

Repas/Titre restaurant

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation 1000/1500€

Prime de vacances

Prime Transport

Résumé du poste

ELSYS Design SA recherche un Ingénieur Vérification ASIC pour rejoindre son bureau d'Aix-en-Provence. Vous participerez à la validation de designs numériques complexes dans un environnement conforme aux standards de développement.

Vous rédigerez les plans de vérification, développerez des environnements SystemVerilog/UVM, créerez des stimuli PSS et réaliserez des simulations RTL et netlist. Maîtrise Cadence, Spyglass et JasperGold exigée.

Qualifications

• Diplôme d'ingénieur en électronique ou équivalent requis.
• Minimum 2 ans d'expérience en vérification ASIC.
• Maîtrise SystemVerilog/Verilog/VHDL.
• Expertise UVM et connaissance des standards PSS.
• Connaissance des outils de vérification Cadence, Spyglass, JasperGold.
• Autonomie, rigueur et travail en équipe.

Responsabilités

• Définir et rédiger les plans de vérification.
• Développer des environnements de test en SystemVerilog avec UVM.
• Créer des stimuli et scénarios de test (PSS, Perspec).
• Réaliser des simulations RTL et netlist.
• Analyser les résultats et assurer la couverture fonctionnelle.
• Automatiser les tests et scripts en C si nécessaire.
• Utiliser des outils de vérification tels que Cadence, Spyglass, JasperGold.
• Gérer les configurations avec SVN ou Git.
• Respecter le design flow interne et les standards qualité.

Connaissances

SystemVerilog

UVM

RTL verification

Teamwork

Formation

Diplôme d'ingénieur en électronique

Outils

Cadence

Spyglass

JasperGold

Description du poste

ELSYS Design SA recherche un Ingénieur Vérification ASIC pour rejoindre son bureau d'Aix-en-Provence. Vous participerez à la validation de designs numériques complexes dans un environnement conforme aux standards de développement.

Vous rédigerez les plans de vérification, développerez des environnements SystemVerilog/UVM, créerez des stimuli PSS et réaliserez des simulations RTL et netlist. Maîtrise Cadence, Spyglass et JasperGold exigée.