Ingénieur Vérification UVM Senior – ASIC/SoC

ELSYS Design SA; Villeurbanne; On-site; EUR 55,000 - 75,000; Full time

Benefits offered by this job

RTT 10 jours

Repas/Titre restaurant

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation 1000 €

Prime de vacances

Prime Transport 200 € net/an et 50 €br

Prime Transport 50€ brut/mois

Job summary

ELSYS Design recrute un ingénieur vérification digitale expérimenté pour des ASIC/SoC dédiés à des systèmes de détection intelligents. Vous analyserez les spécifications, définirez la stratégie de vérification et développerez des environnements SystemVerilog/UVM réutilisables.

Vous concevrez des composants du testbench, écrirez des tests et assurerez la couverture fonctionnelle et de code, en coordonnant avec design, firmware et backend. Anglais courant apprécié.

Qualifications

• Bac+5 souhaité, expérience confirmée en vérification digitale ASIC/SoC.
• Maîtrise des environnements SystemVerilog/UVM et des tests automatisés.
• Contribution à des projets multi-domaines et collaboration internationale.

Responsibilities

• Analyser les spécifications et l’architecture du circuit.
• Définir la stratégie de vérification des blocs IP et du SoC.
• Rédiger, maintenir et challenger les plans de vérification.
• Développer des environnements de vérification réutilisables en SystemVerilog/UVM.
• Concevoir les composants du testbench: agents, drivers, monitors, sequencers, scoreboards et modèles de référence.
• Développer des tests aléatoires et dirigés; mettre en place des assertions SystemVerilog.
• Définir et implémenter la couverture fonctionnelle et de code.
• Analyser les régressions et assurer le suivi avec les équipes.
• Tests système en C/C++; automatiser les campagnes de tests et l’analyse des résultats avec Python/Perl/Tcl.
• Participer aux revues de spécifications et de code RTL; améliorer les environnements et processus.

Skills

Méthodologie UVM

Développement testbench

Vérification IP/SoC

Couverture fonctionnelle

Cadence/EDA/Synopsys

Python/Perl/Tcl

C/C++

RTL/Interfaces SPI/I2C/UART

Anglais professionnel

VHDL/Verilog

Education

Diplôme d’ingénieur ou Master 2 en microélectronique / électronique numérique / systèmes embarqués

Tools

Cadence

Siemens EDA

Synopsys

Job description

ELSYS Design recrute un ingénieur vérification digitale expérimenté pour des ASIC/SoC dédiés à des systèmes de détection intelligents. Vous analyserez les spécifications, définirez la stratégie de vérification et développerez des environnements SystemVerilog/UVM réutilisables.

Vous concevrez des composants du testbench, écrirez des tests et assurerez la couverture fonctionnelle et de code, en coordonnant avec design, firmware et backend. Anglais courant apprécié.