ingénieur(e) vérification UVM ASIC F/H - Test, essai, validation, expertise

elsys-design; Aix-en-Provence; On-site; EUR 45,000 - 50,000; Full time

Job summary

ELSYS Design recherche un ingénieur vérification UVM ASIC F/H à Aix-en-Provence, intégré à une équipe internationale dédiée au test, essai et validation de blocs complexes.

Vous concevrez des séquences UVM, piloterez des tests multi‑config et analy­serez les logs, en veillant à la couverture fonctionnelle et au respect des spécifications LPDDR6, SystemVerilog et Perforce; l’anglais est obligatoire.

Qualifications

• Solide expérience en vérification UVM et en environnement existant.
• Maîtrise de SystemVerilog.
• Expérience avec Verdi.
• Expérience des outils de versionning type Perforce.
• Connaissance du standard LPDDR6 ou contrôleurs mémoires appréciée.
• Anglais obligatoire pour l’équipe anglophone.

Responsibilities

• Analyser des spécifications et concevoir des séquences UVM pour piloter les sous‑modules.
• Mettre en place et exécuter des campagnes de régression multi‑configurations.
• Assurer la couverture fonctionnelle et identifier les cas non couverts.
• Analyser les logs et les waves pour identifier les anomalies et debugger les scénarios en UVM.

Skills

Vérification UVM

SystemVerilog

LPDDR6 knowledge

Anglais

Tools

Verdi

Perforce

Job description

Offre n° 5151857 ingénieur(e) vérification UVM ASIC F/H - Test, essai, validation, expertise

Descriptif du poste: Nous recherchons une ingénieure ou un ingénieur ayant une solide expérience en vérification numérique avec méthodologie UVM pour renforcer notre équipe à l'agence d'Aix-en-Provence. Notre client est international et l'équipe réunit plusieurs nationalités.

Développement & Verification

• Analyser des spécifications complexes de sous-modules ainsi que le standard LPDDR6
• Concevoir et développer des séquences UVM pour piloter les sous-modules en accord avec leurs spécifications
• Mettre en place et exécuter des campagnes de régression multi-configurations
• Assurer la couverture fonctionnelle et identifier les cas non couverts

Debug & analyse

• Analyser les logs et les waves pour identifier les anomalies
• Debugger les scénarios complexes en environnement UVM
• Collaborer avec l'équipe verification et l'équipe design via JIRA et TEAMS

L'agence de rattachement de cette offre se situe à Aix.

Profil recherché

• Solide expérience en vérification UVM, ainsi que l'utilisation d'un environnement déjà existant
• Maîtrise de SystemVerilog
• Expérience avec Verdi
• Expérience des outils de versionning type Perforce
• Une connaissance du standard LPDDR6 ou des contrôleurs mémoires est un plus significatif
• Anglais obligatoire car équipe anglophone

Type de contrat: CDI
Durée du travail: Travail en journée

Salaire

• 45 - 50 k€ brut annuel

Expérience

• 5 ans, expérience indispensable

Informations complémentaires

• Secteur d'activité: Ingénierie, études techniques

Employeur

ELSYS Design est une société d’ingénierie spécialisée dans la conception de systèmes électroniques embarqués. Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l’ingénierie système. Chez ELSYS Design, nous sommes tous ingénieurs; votre manager sera donc lui aussi issu de la technique.