Ingénieur Vérification UVM Senior – SoC FPGA/ASIC

ELSYS Design SA; Friauville; Hybrid; EUR 65,000 - 100,000; Full time

Benefits offered by this job

10 RTT par an

Allocation repas ou Titre restaurant

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation de 1000 ou 1500 €

Prime de vacances

Job summary

ELSYS Design recherche un ingénieur vérification digitale FPGA/SoC expérimenté. Vous analyserez les spécifications et l’architecture, définirez la stratégie de vérification et rédigerez les plans et scénarios de vérification.

Vous développerez des environnements de vérification réutilisables en SystemVerilog/UVM, concevoir des testbenches et assureront la couverture fonctionnelle et de code. Le poste est rattaché à l’agence de Cachan (IDF) et implique collaboration étroite avec les équipes

Qualifications

• Formation requise: diplôme d’ingénieur ou Master 2 en microélectronique / systèmes embarqués.
• Au moins 5 ans d’expérience en vérification numérique ASIC/FPGA.
• Maîtrise des environnements SystemVerilog/UVM et des outils de testbench.

Responsibilities

• Analyser les spécifications fonctionnelles et l’architecture du circuit.
• Définir la stratégie de vérification des blocs IP et du SoC.
• Rédiger et maintenir les plans de vérification et les scénarios de tests.
• Développer des environnements de vérification réutilisables et évolutifs en SystemVerilog/UVM.
• Concevoir les composants du testbench : agents, drivers, monitors, sequencers et scoreboards.
• Définir et implémenter la couverture fonctionnelle et la couverture de code.
• Automatiser les campagnes de tests et l’analyse des résultats avec Python, Perl ou Tcl.

Skills

UVM

SystemVerilog

Testbenches

Vérification IP/SoC

Python/Perl/Tcl

C/C++

Education

Master 2 en microélectronique / électronique numérique / systèmes embarqués

Tools

Cadence

Siemens EDA

Synopsys

Job description

ELSYS Design recherche un ingénieur vérification digitale FPGA/SoC expérimenté. Vous analyserez les spécifications et l’architecture, définirez la stratégie de vérification et rédigerez les plans et scénarios de vérification.

Vous développerez des environnements de vérification réutilisables en SystemVerilog/UVM, concevoir des testbenches et assureront la couverture fonctionnelle et de code. Le poste est rattaché à l’agence de Cachan (IDF) et implique collaboration étroite avec les équipes