Senior Verification Engineer: RTL, UVM & CI/CD

Hccm Consulting, S.A.; Lisboa; On-site; EUR 60,000 - 90,000; Full time

Job summary

A HCCM Consulting, S.A. em Lisboa procura um Verification Engineer com experiência robusta em verificação de RTL e VLSI para integrar equipas de desenvolvimento.

Responsabilidades: desenvolver testbenches constrained-random com SystemVerilog/UVM, criar planos de verificação, apoiar pipelines CI/CD e colaborar com engenheiros para estabilizar o silicon.

A posição é a tempo integral e exige 5+ anos de experiência, domínio de SystemVerilog, UVM e Specman, bem como scripting (Python/Perl/Tcl).

Qualifications

• Bacharel, Mestrado ou PhD em Engenharia Elétrica, Engenharia de Computadores ou área relacionada.
• 5+ anos de experiência hands-on em verificação VLSI em ambiente industrial.
• Domínio de SystemVerilog e metodologia UVM (ambientes, agentes, sequences, scoreboards).
• Experiência com ferramentas de simulação da indústria (VCS, Xcelium, ModelSim/Questa).
• Conhecimento de verificação baseada em asserções (SVA) e coverage-driven verification.
• Scripting em Python, Perl ou Tcl para automação e fluxos.

Responsibilities

• Desenvolver e manter testbenches constrained-random para RTL e verificação de chip completo.
• Escrever modelos de cobertura e planos de cobertura para garantir a conclusão da verificação.
• Redigir e executar cenários de teste dirigidos e aleatórios visando casos de esquina e conformidade de protocolos.
• Depurar falhas de simulação, identificar causas raízes no RTL e colaborar com designers para corrigi-las.
• Desenvolver planos de verificação (VPlans) com base em especificações de microarquitetura e acompanhar métricas de sign-off.
• Contribuir para infraestrutura de regressão, pipelines CI/CD e scripts de fluxo de EDA.
• Participar em revisões de design, revisões de especificação e bring-up de silício.

Skills

SystemVerilog

UVM

Specman

Python

Perl

Tcl

VCS

Xcelium

ModelSim/Questa

Education

B.Sc./M.Sc./Ph.D. em EE/CE

Tools

VCS

Xcelium

ModelSim/Questa

Job description

A HCCM Consulting, S.A. em Lisboa procura um Verification Engineer com experiência robusta em verificação de RTL e VLSI para integrar equipas de desenvolvimento.

Responsabilidades: desenvolver testbenches constrained-random com SystemVerilog/UVM, criar planos de verificação, apoiar pipelines CI/CD e colaborar com engenheiros para estabilizar o silicon.

A posição é a tempo integral e exige 5+ anos de experiência, domínio de SystemVerilog, UVM e Specman, bem como scripting (Python/Perl/Tcl).