Stage-Vérification d'Ips Digitales pour Cible Asic - Soc - Fpga H/F

Elsys Design; Valbonne; Sur place; EUR 8 928 - 13 392; Plein temps

Avantages offerts par ce poste

Titre restaurant presque intégralement pris en charge

Accès aux activités sociales et culturelles

Prime Transport de 200 € net par an

Résumé du poste

Elsys Design à Valbonne recherche un stagiaire pour travailler sur la vérification d'ASIC/SoC en utilisant la méthodologie UVM. Le stage de 6 mois permettra aux candidats d'acquérir une expertise dans le langage SystemVerilog et les tests aléatoires, tout en développant une vision globale de la conception hardware.

Le candidat idéal est en dernière année de cycle ingénieur en électronique avec des connaissances en VHDL, Verilog ou SystemVerilog. De nombreux avantages, comme le titre restaurant et la prime transport, sont offerts.

Qualifications

• Étudiant en dernière année d'ingénierie électronique, avec option Micro-Électronique.
• Connaissances en VHDL, Verilog ou SystemVerilog.
• Bases solides en simulations/testbench au niveau IP et/ou Top Level.

Responsabilités

• Étudier le langage SystemVerilog et la méthodologie UVM.
• Mise en place de l'environnement de simulation.
• Développer le modèle de vérification et les tests aléatoires.

Connaissances

Connaissances en SystemVerilog

Maîtrise de VHDL / Verilog

Compétences en C/C++

Simulation et testbench

Formation

Dernière année de cycle ingénieur en électronique

Description du poste

Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests » et « Coverage/Metric Driven Verification ». Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python.

Missions du stage

• Étudier et comprendre le langage SystemVerilog et la méthodologie UVM.
• Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces.
• Mise en place du modèle de vérification du DUT.
• Mise en place de tests aléatoires contraints et du modèle de couverture du DUT (functional coverage / code coverage).
• La vérification a l'avantage d'associer les domaines du développement logiciel et hardware.
• En plus d'acquérir une bonne maîtrise de la programmation orientée objet basée sur la bibliothèque UVM, ce stage permettra de développer une vision globale de la réalisation d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design.

L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis.

Profil recherché

• Tu rentres en dernière année de cycle ingénieur en électronique avec option Micro‑Electronique, et tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.
• Tu as aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.
• Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

Le stage se déroulera dans nos locaux de Sophia Antipolis pour une durée minimale de 6 mois.

Avantages salariaux

• Titre restaurant presque intégralement pris en charge.
• Accès aux activités sociales et culturelles du CSE.
• Prime Transport de 200 € net par an.