Stage Vérification ASIC/SoC UVM et Coverage SystemVerilog

Elsys Design; Valbonne; Sur place; EUR 8 928 - 13 392; Plein temps

Avantages offerts par ce poste

Titre restaurant presque intégralement pris en charge

Accès aux activités sociales et culturelles

Prime Transport de 200 € net par an

Résumé du poste

Elsys Design à Valbonne recherche un stagiaire pour travailler sur la vérification d'ASIC/SoC en utilisant la méthodologie UVM. Le stage de 6 mois permettra aux candidats d'acquérir une expertise dans le langage SystemVerilog et les tests aléatoires, tout en développant une vision globale de la conception hardware.

Le candidat idéal est en dernière année de cycle ingénieur en électronique avec des connaissances en VHDL, Verilog ou SystemVerilog. De nombreux avantages, comme le titre restaurant et la prime transport, sont offerts.

Qualifications

• Étudiant en dernière année d'ingénierie électronique, avec option Micro-Électronique.
• Connaissances en VHDL, Verilog ou SystemVerilog.
• Bases solides en simulations/testbench au niveau IP et/ou Top Level.

Responsabilités

• Étudier le langage SystemVerilog et la méthodologie UVM.
• Mise en place de l'environnement de simulation.
• Développer le modèle de vérification et les tests aléatoires.

Connaissances

Connaissances en SystemVerilog

Maîtrise de VHDL / Verilog

Compétences en C/C++

Simulation et testbench

Formation

Dernière année de cycle ingénieur en électronique

Description du poste

Elsys Design à Valbonne recherche un stagiaire pour travailler sur la vérification d'ASIC/SoC en utilisant la méthodologie UVM. Le stage de 6 mois permettra aux candidats d'acquérir une expertise dans le langage SystemVerilog et les tests aléatoires, tout en développant une vision globale de la conception hardware.

Le candidat idéal est en dernière année de cycle ingénieur en électronique avec des connaissances en VHDL, Verilog ou SystemVerilog. De nombreux avantages, comme le titre restaurant et la prime transport, sont offerts.