Ingénieur Vérification SoC/FPGA – VIP/UVM SystemVerilog

Elsys Design; Cesson-Sévigné; Sur place; EUR 35 000 - 50 000; Plein temps

Avantages offerts par ce poste

10 jours de RTT par an

Allocation repas ou titre restaurant

Mutuelle santé famille

Compteur d’épargne temps

Participation et intéressement

Prime de cooptation jusqu'à 1 500 €

Prime de vacances

Prime transport 200 € net par an

Résumé du poste

ELSYS Design recherche un ingénieur en vérification de circuit intégré numérique à Cesson-Sévigné. Vous participerez à la vérification de projets SoC/FPGA, avec un encadrement technique pour développer vos compétences. Le poste offre un salaire de 35 à 50 K€ annuels.

Vous intégrerez une équipe dynamique où l'innovation est valorisée, avec des avantages comme 10 jours de RTT, allocations repas, et mutuelle santé. Rejoignez-nous pour des défis techniques passionnants dans un environnement bienveillant.

Qualifications

• BAC +5 en électronique numérique avec expérience en vérification IP ou top level
• Maitrise de SystemVerilog, C embarqué, VHDL ou Verilog
• Anglais courant requis

Responsabilités

• Rédaction des plans de vérification
• Implémentation des VIPs dans l’environnement de simulation
• Rédaction des rapports de vérification

Connaissances

Méthodes de vérification SoC SV/UVM

SystemVerilog

C embarqué

VHDL ou Verilog/SystemVerilog

GIT ou équivalent

Anglais courant

Formation

Diplôme ingénieur BAC +5 en électronique numérique

Outils

Jira

Description du poste

ELSYS Design recherche un ingénieur en vérification de circuit intégré numérique à Cesson-Sévigné. Vous participerez à la vérification de projets SoC/FPGA, avec un encadrement technique pour développer vos compétences. Le poste offre un salaire de 35 à 50 K€ annuels.

Vous intégrerez une équipe dynamique où l'innovation est valorisée, avec des avantages comme 10 jours de RTT, allocations repas, et mutuelle santé. Rejoignez-nous pour des défis techniques passionnants dans un environnement bienveillant.