Design Verification Engineer

Caraz; Valbonne; Hybrid; EUR 70,000 - 105,000; Full time

Job summary

Caraz recherche un ingénieur vérification RTL senior à Sophia Antipolis, France, pour concevoir et maintenir des tests automatisés dans une chaîne CI. Vous développerez des frameworks en Python générant des test benches SystemVerilog/UVM et collaborerez avec les équipes développement et documentation.

Le poste requiert au moins 7 ans d’expérience, une formation d’ingénieur et un excellent niveau d’anglais. Travail en mode hybride, avec un jour de télétravail par semaine.

Qualifications

• Expérience confirmée de 7+ ans en vérification RTL.
• Maîtrise SystemVerilog et UVM, Python exigé.
• Anglais professionnel (écrit et oral).

Responsibilities

• Concevoir et exécuter des tests de vérification par simulation.
• Développer un framework Python générant des test benches SV/UVM.
• Maintenir les tests dans la CI et améliorer les métriques de performance.
• Collaborer avec les équipes Dév et documentation (Confluence, Jira).
• Participer aux revues de code et à l’assurance qualité.

Skills

SystemVerilog

UVM

Python

Anglais

Education

Diplôme d’ingénieur

Équivalent universitaire

Tools

Confluence

Jira

Job description

CDI/ 1 jour de TT par semaine / SOPHIA ANTIPOLIS Réf 06560949

Publiée le 13/10/2026

L'entreprise

L'entreprise fournit des technologies d’interconnexion (NoC) pour les puces électroniques.
Elle aide les fabricants de semi-conducteurs à concevoir plus rapidement des SoC performants et économes en énergie.
Effectifs : + 450 personnes
Equipe à taille humaine qui va passer de 50 à 75 personnes.
Siège aux USA.

Contexte : Vous intervenez sur des flux d’assemblage de SoC et de HSI parmi les plus avancés et avez un impact direct sur l’environnement de développement, l’architecture, la vérification et les processus associés.
Vous contribuez activement à garantir la qualité et la robustesse des outils et livrables.
Missions principales :

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation
• Développer un framework Python qui génère automatiquement des test benches System Verilog et/ou UVM
• Maintenir et enrichir les tests dans la chaîne d’intégration continue, affiner les métriques et pousser l’automatisation
• Participer à l’amélioration des processus, des méthodes et des indicateurs de performance
• Travailler avec des outils de documentation, de spécification et de suivi de projet (Confluence, Jira)
• Collaborer avec les dev. pour identifier les besoins de test propres à l’environnement EDA
• Contribuer aux revues de code et aux tests unitaires pour garantir la qualité du code

Profil recherché

Issu(e) d'une école d'ingénieurs ou équivalent, vous avez min. 7 ans d'expérience en vérification RTL.

Compétences requises :

• Solide expertise SystemVerilog + UVM
• Très bonne maîtrise de Python et de la programmation orientée objet
• Excellente communication écrite et orale en anglais
• Curiosité, autonomie, rigueur, sens du résultat et exigence de qualité

Compétences appréciées :

• Connaissance des langages VHDL
• Ouverture à l’IA / flux agentiques souhaitée