Design Verification Engineer

Caraz; Montigny-le-Bretonneux; Remote; EUR 60,000 - 85,000; Full time

Job summary

Caraz recherche un ingénieur vérification RTL pour intervenir à Montigny-le-Bretonneux en CDI, avec 2 jours de télétravail par semaine, référence 78180947.

Vous concevrez et exécuterez des tests de vérification par simulation SystemVerilog et UVM, et développerez un framework Python générant des test benches.

Vous rejoindrez une équipe EDA dynamique et contribuerez à l’intégration continue, à l’amélioration des métriques et à la qualité logicielle.

Qualifications

• Développement et vérification RTL avec SystemVerilog et UVM.
• Maîtrise avancée de Python et programmation orientée objet.
• Bonnes capacités de communication en anglais.
• Autonomie, curiosité et rigueur dans les tests et la QA.
• Capacité à travailler en équipe et à documenter les résultats.

Responsibilities

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation.
• Développer un framework Python générant des test benches SystemVerilog/UVM.
• Maintenir les tests dans l'intégration continue et améliorer l'automatisation.
• Participer à l'amélioration des indicateurs de performance et des processus.
• Travailler avec Confluence et Jira et collaborer avec les developpeurs EDA.
• Contribuer aux revues de code et tests unitaires pour la qualité.

Skills

SystemVerilog

UVM

Python

OO Programming

Anglais

Education

École d'ingénieurs ou équivalent

Job description

CDI/ 2 jours de TT par semaine / MONTIGNY LE BRETONNEUX Réf 78180947

Publiée le 13/10/2026

L'entreprise

L'entreprise fournit des technologies d’interconnexion (NoC) pour les puces électroniques.
Elle aide les fabricants de semi-conducteurs à concevoir plus rapidement des SoC performants et économes en énergie.
Effectifs : + 450 personnes
Equipe à taille humaine qui va passer de 50 à 75 personnes.
Siège aux USA.

Contexte :
Vous intervenez sur des flux d’assemblage de SoC et de HSI parmi les plus avancés et avez un impact direct sur l’environnement de développement, l’architecture, la vérification et les processus associés
Vous contribuez activement à garantir la qualité et la robustesse des outils et livrables.

Missions principales

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation
• Développer un framework Python qui génère automatiquement des test benches System Verilog et/ou UVM
• Maintenir et enrichir les tests dans la chaîne d’intégration continue, affiner les métriques et pousser l’automatisation
• Participer à l’amélioration des processus, des méthodes et des indicateurs de performance
• Travailler avec des outils de documentation, de spécification et de suivi de projet (Confluence, Jira)
• Collaborer avec les dev. pour identifier les besoins de test propres à l’environnement EDA
• Contribuer aux revues de code et aux tests unitaires pour garantir la qualité du code

Profil recherché

Issu(e) d'une école d'ingénieurs ou équivalent, vous avez min. 7 ans d'expérience en vérification RTL.

Compétences requises

• Solide expertise SystemVerilog + UVM
• Très bonne maîtrise de Python et de la programmation orientée objet
• Excellente communication écrite et orale en anglais
• Curiosité, autonomie, rigueur, sens du résultat et exigence de qualité

Compétences appréciées

• Connaissance des langages VHDL
• Ouverture à l’IA / flux agentiques souhaitée