Design Verification Engineer

Caraz; Paris; Hybrid; EUR 70,000 - 110,000; Full time

Job summary

Caraz à Paris 10 recherche un ingénieur confirmé en vérification RTL pour concevoir et exécuter des tests, et développer un framework Python générant des test benches SystemVerilog/UVM.

Le candidat idéal apporte au moins 7 ans d’expérience, une maîtrise SystemVerilog/UVM et Python, et une excellente communication en anglais. Poste en CDI, basé à Paris, avec participation à des projets NoC et SoC avancés.

Qualifications

• Maîtrise du vérification RTL et SystemVerilog/UVM exigée.
• Programmation Python et PO évolue.
• Bonne maîtrise de l’anglais à l’écrit et à l’oral.

Responsibilities

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation.
• Développer un framework Python générant des test benches SystemVerilog/UVM.
• Maintenir et enrichir les tests dans la chaîne CI et affiner les métriques.
• Participer à l’amélioration des processus et des indicateurs de performance.
• Travailler avec Confluence et Jira et collaborer avec les dev pour les besoins de test.

Skills

SystemVerilog

UVM

Python

Anglais

Education

École d'ingénieurs ou équivalent

Job description

CDI/ 3 jours de TT par semaine / PARIS 10 Réf 75010948

Publiée le 13/10/2026

L'entreprise

L'entreprise fournit des technologies d’interconnexion (NoC) pour les puces électroniques.
Elle aide les fabricants de semi-conducteurs à concevoir plus rapidement des SoC performants et économes en énergie.
Effectifs : + 450 personnes
Equipe à taille humaine qui va passer de 50 à 75 personnes.
Siège aux USA.

Contexte :
Vous intervenez sur des flux d’assemblage de SoC et de HSI parmi les plus avancés et avez un impact direct sur l’environnement de développement, l’architecture, la vérification et les processus associés.
Vous contribuez activement à garantir la qualité et la robustesse des outils et livrables.
Missions principales :

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation
• Développer un framework Python qui génère automatiquement des test benches System Verilog et/ou UVM
• Maintenir et enrichir les tests dans la chaîne d’intégration continue, affiner les métriques et pousser l’automatisation
• Participer à l’amélioration des processus, des méthodes et des indicateurs de performance
• Travailler avec des outils de documentation, de spécification et de suivi de projet (Confluence, Jira)
• Collaborer avec les dev. pour identifier les besoins de test propres à l’environnement EDA
• Contribuer aux revues de code et aux tests unitaires pour garantir la qualité du code

Profil recherché

Issu(e) d'une école d'ingénieurs ou équivalent, vous avez min. 7 ans d'expérience en vérification RTL.
Compétences requises :

• Solide expertise SystemVerilog + UVM
• Très bonne maîtrise de Python et de la programmation orientée objet
• Excellente communication écrite et orale en anglais
• Curiosité, autonomie, rigueur, sens du résultat et exigence de qualité

Compétences appréciées :

• Connaissance des langages VHDL
• Ouverture à l’IA / flux agentiques souhaitée