RTL Verification Engineer — SystemVerilog, UVM & Python

Caraz; Montigny-le-Bretonneux; Remote; EUR 60,000 - 85,000; Full time

Job summary

Caraz recherche un ingénieur vérification RTL pour intervenir à Montigny-le-Bretonneux en CDI, avec 2 jours de télétravail par semaine, référence 78180947.

Vous concevrez et exécuterez des tests de vérification par simulation SystemVerilog et UVM, et développerez un framework Python générant des test benches.

Vous rejoindrez une équipe EDA dynamique et contribuerez à l’intégration continue, à l’amélioration des métriques et à la qualité logicielle.

Qualifications

• Développement et vérification RTL avec SystemVerilog et UVM.
• Maîtrise avancée de Python et programmation orientée objet.
• Bonnes capacités de communication en anglais.
• Autonomie, curiosité et rigueur dans les tests et la QA.
• Capacité à travailler en équipe et à documenter les résultats.

Responsibilities

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation.
• Développer un framework Python générant des test benches SystemVerilog/UVM.
• Maintenir les tests dans l'intégration continue et améliorer l'automatisation.
• Participer à l'amélioration des indicateurs de performance et des processus.
• Travailler avec Confluence et Jira et collaborer avec les developpeurs EDA.
• Contribuer aux revues de code et tests unitaires pour la qualité.

Skills

SystemVerilog

UVM

Python

OO Programming

Anglais

Education

École d'ingénieurs ou équivalent

Job description

Caraz recherche un ingénieur vérification RTL pour intervenir à Montigny-le-Bretonneux en CDI, avec 2 jours de télétravail par semaine, référence 78180947.

Vous concevrez et exécuterez des tests de vérification par simulation SystemVerilog et UVM, et développerez un framework Python générant des test benches.

Vous rejoindrez une équipe EDA dynamique et contribuerez à l’intégration continue, à l’amélioration des métriques et à la qualité logicielle.