Senior Staff Design Verification Engineer, SoC Interconnects

Arteris; Biot; Vor Ort; EUR 70.000 - 90.000; Vollzeit

Zusammenfassung

Arteris recrute un Senior Staff Design Verification Engineer à Sophia Antipolis, France, pour concevoir et vérifier des interconnexions et des hiérarchies mémoire dans des SoC avancés. Vous contribuerez à des projets mobiles, télécoms, automobiles et consumer electronics, avec une expertise RTL, SystemVerilog et UVM.

Vous travaillerez aux côtés des équipes Design et Verification pour livrer des solutions hautement configurables et performantes, tout en faisant évoluer les méthodes et les outils

Qualifikationen

• Expérience significative en Design Verification / RTL Verification dans un environnement SoC ou semi-conducteurs.
• Expertise en RTL, Verilog et SystemVerilog.
• Solide expérience dans le développement et le débogage de bancs de test UVM/C.
• Expérience dans l’automatisation des flux de vérification avec Shell, Python et/ou JavaScript.
• Expérience d’intégration de VIP pour la vérification bloc et système.
• Bonne maîtrise des protocoles Arm AMBA (AXI, ACE et CHI).
• Connaissances solides en mémoire coherence hardware et software.
• Expérience Jenkins et CI/CD dans les environnements de régression.
• Excellentes capacités d’analyse et de collaboration interéquipes.
• Anglais courant, à l’écrit comme à l’oral.

Aufgaben

• Concevoir, développer, maintenir et déboguer des bancs de test basés sur UVM.
• Définir, documenter, développer et exécuter les stratégies de test et de couverture RTL.
• Analyser les régressions et prendre en charge le débogage RTL en Verilog et SystemVerilog.
• Contribuer à l’amélioration des processus, méthodologies et métriques de vérification.
• Développer, maintenir et faire évoluer les outils d’Automation Engineering Design.
• Superviser les systèmes automatisés, identifier les problèmes et conduire les analyses.
• Exécuter et optimiser les régressions, configurer les builds Jenkins et collecter les données.
• Développer et maintenir des dashboards et bases de données de régression.
• Évaluer les infrastructures d’automatisation existantes et proposer des améliorations.
• Collaborer avec Design et Verification pour résoudre des problématiques techniques.

Kenntnisse

Design Verification

RTL Verification

UVM testbenches

Verification automation

VIP integration

Arm AMBA protocols

Memory coherence

Jenkins CI

SystemVerilog

Verilog

Ausbildung

Master en génie électrique, électronique, informatique

Bachelor ou diplôme équivalent

Tools

Jenkins

Shell

Python

JavaScript

Jobbeschreibung

Arteris recrute un Senior Staff Design Verification Engineer à Sophia Antipolis, France, pour concevoir et vérifier des interconnexions et des hiérarchies mémoire dans des SoC avancés. Vous contribuerez à des projets mobiles, télécoms, automobiles et consumer electronics, avec une expertise RTL, SystemVerilog et UVM.

Vous travaillerez aux côtés des équipes Design et Verification pour livrer des solutions hautement configurables et performantes, tout en faisant évoluer les méthodes et les outils