Senior RTL Verification Engineer (SystemVerilog/UVM)

Caraz; Paris; Hybrid; EUR 70,000 - 110,000; Full time

Job summary

Caraz à Paris 10 recherche un ingénieur confirmé en vérification RTL pour concevoir et exécuter des tests, et développer un framework Python générant des test benches SystemVerilog/UVM.

Le candidat idéal apporte au moins 7 ans d’expérience, une maîtrise SystemVerilog/UVM et Python, et une excellente communication en anglais. Poste en CDI, basé à Paris, avec participation à des projets NoC et SoC avancés.

Qualifications

• Maîtrise du vérification RTL et SystemVerilog/UVM exigée.
• Programmation Python et PO évolue.
• Bonne maîtrise de l’anglais à l’écrit et à l’oral.

Responsibilities

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation.
• Développer un framework Python générant des test benches SystemVerilog/UVM.
• Maintenir et enrichir les tests dans la chaîne CI et affiner les métriques.
• Participer à l’amélioration des processus et des indicateurs de performance.
• Travailler avec Confluence et Jira et collaborer avec les dev pour les besoins de test.

Skills

SystemVerilog

UVM

Python

Anglais

Education

École d'ingénieurs ou équivalent

Job description

Caraz à Paris 10 recherche un ingénieur confirmé en vérification RTL pour concevoir et exécuter des tests, et développer un framework Python générant des test benches SystemVerilog/UVM.

Le candidat idéal apporte au moins 7 ans d’expérience, une maîtrise SystemVerilog/UVM et Python, et une excellente communication en anglais. Poste en CDI, basé à Paris, avec participation à des projets NoC et SoC avancés.