Senior ASIC Logic Design Engineer – SystemVerilog

Atos; Les Clayes-sous-Bois; Hybride; EUR 65 000 - 90 000; Plein temps

Résumé du poste

Bull recrute un ingénieur Design Logique pour concevoir des ASIC destinés aux serveurs hautes performances. Le poste est basé à Les Clayes-sous-Bois avec possibilité de télétravail partiel et collaboration au-delà des frontières françaises.

Vous écrirez des spécifications de micro-architecture, développerez la RTL en SystemVerilog et travaillerez avec les équipes vérification et design physique pour assurer fiabilité et performance, jusqu’à la validation post-fabrication.

Qualifications

• Diplôme BAC+5 ou plus en électronique numérique.
• Bonnes capacités de communication et travail en équipe.
• Rigueur et autonomie.
• Anglais courant (écrit et oral).

Responsabilités

• Rédiger les spécifications de micro-architecture du ASIC.
• Développer la RTL en SystemVerilog et assurer qualité/généricité du code.
• Collaborer avec les équipes vérification et design physique.
• Participer à la validation de l’ASIC après fabrication.

Connaissances

SystemVerilog

Verilog

VHDL

Python

Anglais

Communication

Teamwork

Formation

BAC+5 en électronique numérique

Outils

Git

Description du poste

Bull recrute un ingénieur Design Logique pour concevoir des ASIC destinés aux serveurs hautes performances. Le poste est basé à Les Clayes-sous-Bois avec possibilité de télétravail partiel et collaboration au-delà des frontières françaises.

Vous écrirez des spécifications de micro-architecture, développerez la RTL en SystemVerilog et travaillerez avec les équipes vérification et design physique pour assurer fiabilité et performance, jusqu’à la validation post-fabrication.