Expert design logic ASIC H/F

Atos SE; France; Hybride; EUR 65 000 - 90 000; Plein temps

Résumé du poste

Bull recherche un Ingénieur Design Logique pour participer à l’écriture des spécifications et au développement RTL SystemVerilog d’un ASIC destiné à des serveurs HPC de haute performance.

Le poste est basé à Clayes-sous-Bois (78) avec possibilité de télétravail partiel; collaboration avec les équipes internationales et orientation vers l'optimisation de la fréquence et de l’espace sur wafer.

Qualifications

• 5 ans d'expérience en conception ASIC/FPGA.
• BAC+5 ou plus en électronique numérique.
• Bonne communication et travail en équipe.
• Anglais courant souhaité.

Responsabilités

• Écriture des spécifications de micro-architecture de l'ASIC.
• Développement SystemVerilog RTL des fonctions de l’ASIC.
• Collaboration étroite avec l’équipe vérification et l’équipe design physique.
• Participation à la validation de l’ASIC après fabrication.

Connaissances

ASIC/FPGA design

SystemVerilog

Formation

BAC+5 en électronique numérique

Outils

Git

Description du poste

Bull c’est une histoire. Un siècle d’innovation Européenne et un environnement de travail où des experts conçoivent des solutions numériques puissantes, durables et souveraines, permettant aux États et aux industries de garder la pleine maîtrise de leurs données et de leur IA.

Bull c’est aussi des milliers d’ingénieurs, de chercheurs, de passionnés de tech, façonnant l’avenir du calcul de haute performance, de l’IA et des technologies quantiques.

Chaque jour, nos équipes repoussent les limites du possible - des architectures HPC de nouvelle génération aux supercalculateurs exascale - soutenues par une R&D de rang mondial, plus de 1 600 brevets et des capacités de bout en bout uniques, couvrant la conception matérielle, l’ingénierie logicielle, la data science et la recherche quantique.

Centrés sur l’humain et portés par l’innovation, où la collaboration s’étend à l’Europe, aux Amériques et à l’Inde, nous partageons cette même vision d’une innovation responsable et durable, avec un impact concret pour nos clients.

Dans le cadre dudéveloppement d’ASICsde types contrôleur réseau, routeuretcontrôleur de cohérence de cache à destination des serveurs haut de gamme et haute performance Bull nous recrutonsun(e)Ingénieur(е)DesignLogique.

Missions principales :

• Vousparticiperez à l’écriture desspécificationsdemicro-architecturede l’ASIC
• Vous développerez en SystemVerilog la vue RTL d’une partie des fonctions de l’ASIC, avec une attention particulière à la qualité et la généricité du code
• Vous travaillerez en étroite collaboration avec :
  • L’équipe vérification afin d’établir un plan de vérification et d’assurer son suivi et la correction des problèmes soulevés par l’environnement de vérification
  • L’équipe design physique afin de corriger les problèmes remontés par cette équipe, y compris concernant le respect de la fréquence d’horloge cible et la surface occupée
• Vous participerez à la validation de l’ASIC une fois sa fabrication effectuée

Profil recherché :

• Ingénieur(e) ou formation équivalenteBAC+5ou plus enélectroniquenumérique
• Bonne communicationdans un contextede travail en équipe, en contact avecles autres équipes
• Rigueur, autonomie et bon relationnel
• Anglais courant (écrit et oral, coopération avec descollèguesanglophones)

Compétences techniques :

• 5ans d'expérience en conception ASIC/FPGA en SystemVerilog, Verilog, ou VHDL
• Une bonne connaissance ou expérience dans un ou plusieurs des domaines suivants serait appréciée:
• Outil de gestion des révisions de fichiers, notamment git

Localisation du poste :

Le poste est basé auxClayes-sous-Bois (78). Télétravail partiel possible.

Ici, vos idées, votre curiosité et votre excellence technique contribuent directement à façonner la prochaine ère du calcul avancé - en créant de la valeur pour les entreprises, en accélérant le progrès scientifique et en générant un impact positif pour la société.