Ingénieur(e) Design ASIC H/F

ELSYS Design SA; Vallauris; Sur place; EUR 45 000 - 65 000; Plein temps

Avantages offerts par ce poste

RTT 10 jours/an

Repas / Titre restaurant

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation 1000–1500€

Prime de vacances

Prime Transport

Résumé du poste

ELSYS Design recherche un designer RTL pour prendre en charge le design de blocs d'un circuit de traitement video et participer à la définition de la micro-architecture.

Vous rédigerez les spécifications et implémenterez la description RTL (Verilog/VHDL/SystemVerilog), assurerez l’intégration au niveau top et le débogage jusqu’à l’implémentation physique.

Qualifications

• Maîtrise d'un langage de description RTL (Verilog, VHDL ou SystemVerilog).
• Première expérience en développement d'ASIC.
• Connaissance de l'optimisation consommation power.
• Anglais courant (écrit et oral).

Responsabilités

• Participer à la définition de la micro-architecture.
• Rédiger les spécifications fonctionnelles de sous-ensembles du circuit.
• Implémenter la description RTL de blocs (VHDL/SystemVerilog/Verilog).
• Assurer une bonne intégration au niveau top level.
• Suivi de la vérification fonctionnelle (Debug et correction).
• Suivi et correction pour l’implémentation physique.

Connaissances

Verilog

VHDL

SystemVerilog

ASIC development

Power optimization

Anglais courant

Description du poste

La mission consiste à prendre en charge le design d'un ou plusieurs blocs d'un circuit de traitement video :

Les principaux objectifs du poste sont :

• Participer à la définition de la micro-architecture
• Rédiger les spécifications fonctionnelles de sous-ensembles du circuit
• Implémenter la description RTL de ces blocs (VHDL voire SystemVerilog)
• Assurer une bonne intégration au niveau top level
• Suivi de la vérification fonctionnelle (Debug et correction)
• Suivi et correction pour l'implémentation physique

Profil recherché

Compétences :

• Maitrise d'un langage de description RTL (Verilog ou VHDL, SystemVerilog)
• Première expérience en développement d'ASIC
• Connaissance en optimisation consommation power
• Anglais courant (écrit et oral)

Avantages salariaux

• 10 jours de RTT par an
• Allocation repas ou Titre restaurant presque intégralement pris en charge
• Mutuelle Santé Famille
• Compte Epargne Temps
• Participation et Intéressement
• Prime de cooptation de 1000 ou 1500 €
• Prime de vacances
• Prime Transport de 200 € net par an et 50 € brut mensuel.

Qui sommes-nous

ELSYS Design est une société d’ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l’ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d’évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D’intégrer une structure familiale, présentant les avantages d’un grand groupe ?