Ingénieur RTL Design ASIC Front‑End & SoC

Capgemini; France; Hybride; EUR 65 000 - 90 000; Plein temps

Résumé du poste

Capgemini Engineering recrute un Ingénieur design RTL Front-End pour les projets ASIC/SoC à Montbonnot-Saint-Martin. Vous participerez à l’étude, à la spécification et au design d’IP numériques ou mixtes, et à leur intégration au sein d’un SoC en collaboration avec les équipes VLSI et d’ingénierie.

Vous avez au moins 3 ans d’expérience en conception et vérification d’IP, avec des compétences en Verilog/SystemVerilog et VHDL.

Qualifications

• Conception et vérification d’IP numériques/mixte digital/analogique.
• Expérience d’au moins 3 ans sur des projets ASIC/SoC.
• Connaissances des standards DO 254, ISO 26262, ASPICE est un plus.

Responsabilités

• Étudier et spécifier des IP numériques ou mixtes utilisés dans des ASIC/SoC.
• Intégrer les IPs dans une partition ou dans le SoC.
• Collaborer avec les équipes VLSI et S/W-F/W pour assurer la qualité.

Connaissances

IP design

RTL verification

SoC architecture

Partitioning

Outils

Verilog

SystemVerilog

VHDL

Description du poste

Capgemini Engineering recrute un Ingénieur design RTL Front-End pour les projets ASIC/SoC à Montbonnot-Saint-Martin. Vous participerez à l’étude, à la spécification et au design d’IP numériques ou mixtes, et à leur intégration au sein d’un SoC en collaboration avec les équipes VLSI et d’ingénierie.

Vous avez au moins 3 ans d’expérience en conception et vérification d’IP, avec des compétences en Verilog/SystemVerilog et VHDL.