Senior Logical Design Engineer - ASIC/RTL (Remote)

Atos SE; France; Hybride; EUR 65 000 - 90 000; Plein temps

Résumé du poste

Bull recherche un Ingénieur Design Logique pour participer à l’écriture des spécifications et au développement RTL SystemVerilog d’un ASIC destiné à des serveurs HPC de haute performance.

Le poste est basé à Clayes-sous-Bois (78) avec possibilité de télétravail partiel; collaboration avec les équipes internationales et orientation vers l'optimisation de la fréquence et de l’espace sur wafer.

Qualifications

• 5 ans d'expérience en conception ASIC/FPGA.
• BAC+5 ou plus en électronique numérique.
• Bonne communication et travail en équipe.
• Anglais courant souhaité.

Responsabilités

• Écriture des spécifications de micro-architecture de l'ASIC.
• Développement SystemVerilog RTL des fonctions de l’ASIC.
• Collaboration étroite avec l’équipe vérification et l’équipe design physique.
• Participation à la validation de l’ASIC après fabrication.

Connaissances

ASIC/FPGA design

SystemVerilog

Formation

BAC+5 en électronique numérique

Outils

Git

Description du poste

Bull recherche un Ingénieur Design Logique pour participer à l’écriture des spécifications et au développement RTL SystemVerilog d’un ASIC destiné à des serveurs HPC de haute performance.

Le poste est basé à Clayes-sous-Bois (78) avec possibilité de télétravail partiel; collaboration avec les équipes internationales et orientation vers l'optimisation de la fréquence et de l’espace sur wafer.