ASIC RTL Design Engineer (SystemVerilog/VHDL)

Worldwide People; Les Clayes-sous-Bois; On-site; EUR 60,000 - 85,000; Full time

Job summary

Worldwide People recherche un ingénieur ASIC chargé de la conception logique et du codage RTL. Maîtrise SystemVerilog ou VHDL et bonne compréhension de l’anglais technique.

Vos tâches principales incluent l’écriture des spécifications micro-architecture en lien avec l’architecture, le développement RTL, et une collaboration étroite avec les équipes vérification et design physique pour assurer la qualité, le timing et l’emprise sur la surface.

Qualifications

• Maîtrise du codage RTL (SystemVerilog ou VHDL).
• Bonne maîtrise de l’anglais technique.
• Connaissance des processus ASIC et du timing.

Responsibilities

• Écriture des spécifications micro-architecture en lien avec l’architecture.
• Développement RTL et tests.
• Collaboration avec l’équipe vérification pour le plan de vérification.
• Collaboration avec l’équipe design physique pour respecter le timing et l’emprise.
• Validation éventuelle de l’ASIC après fabrication.

Skills

RTL coding (SystemVerilog/VHDL)

Anglais technique

ASIC design

Job description

Worldwide People recherche un ingénieur ASIC chargé de la conception logique et du codage RTL. Maîtrise SystemVerilog ou VHDL et bonne compréhension de l’anglais technique.

Vos tâches principales incluent l’écriture des spécifications micro-architecture en lien avec l’architecture, le développement RTL, et une collaboration étroite avec les équipes vérification et design physique pour assurer la qualité, le timing et l’emprise sur la surface.