Ingénieur RTL Front-End ASIC – Design & SoC Innovant

Capgemini Engineering; Montbonnot-Saint-Martin; A distancia; EUR 50.000 - 70.000; Jornada completa

Ventajas ofrecidas por este puesto de trabajo

Télétravail France et international

Égalité pro et parentalité

Mobilité durable

Descripción de la vacante

Capgemini Engineering recherche un ingénieur design ASIC Front-End pour travailler sur des IP numériques et l’intégration au niveau SoC, en collaboration avec les équipes ASIC.

Vous participerez à l’étude d’IP, à l’architecture du SoC et à l’intégration des IPs en RTL (Verilog, SV, VHDL) tout en respectant les règles DFT/CDC/RDC/Lint/UPF et en assurant la qualité du projet au sein des équipes VLSI.

Formación

• Conception et vérification d’IP numériques ou mixtes.
• Intégration d’IP au niveau SoC (partition ou FPGA).
• Connaissance des MCU/ARM/MIPS/RISCV, interconnects et mémoires.
• La connaissance de DO 254/ISO 26262/ASPICE est un plus.

Responsabilidades

• Étudier et spécifier des IP numériques ou mixtes utilisés dans des composants ASIC.
• Étudier l’architecture du SoC.
• Concevoir ou adapter les IP en RTL (Verilog, SVerilog, VHDL) avec DFT, CDC, RDC, Lint, UPF.
• Intégrer les IPs dans une partition ou au niveau du SoC.
• Assurer la qualité du projet en collaborant avec les équipes VLSI (Vérification, Intégration, Physical Design, S/W-F/W).

Conocimientos

IP design

SoC integration

RTL design

Verilog

Herramientas

Verilog

SVerilog

VHDL

Descripción del empleo

Capgemini Engineering recherche un ingénieur design ASIC Front-End pour travailler sur des IP numériques et l’intégration au niveau SoC, en collaboration avec les équipes ASIC.

Vous participerez à l’étude d’IP, à l’architecture du SoC et à l’intégration des IPs en RTL (Verilog, SV, VHDL) tout en respectant les règles DFT/CDC/RDC/Lint/UPF et en assurant la qualité du projet au sein des équipes VLSI.