Ingénieur RTL RISC‑V pour ASIC/SoC/FPGA

ELSYS Design SA; Valbonne; On-site; EUR 10,000 - 15,000; Full time

Benefits offered by this job

Titre restaurant presque intégralement

Accès aux activités sociales etculture

Prime Transport de 200 € net par an

Job summary

ELSYS Design recherche un stagiaire en design numérique (ASIC/FPGA) pour renforcer son département micro‑électronique à Nice Sophia-Antipolis. Vous approfondirez le flow de conception et les techniques de design et de vérification, en collaboration avec des ingénieurs expérimentés.

Les missions incluent l’étude des spécifications de l’IP RISC‑V, la proposition d’architecture, le codage RTL (VHDL/Verilog), l’intégration d’IPs, la rédaction d’un testbench et les tests sur carte.

Qualifications

• Étudiant(e) en dernière année d'un cycle ingénieur en électronique.
• Connaissance des langages VHDL, Verilog et SystemVerilog.
• Bases solides en simulations et testbenches au niveau IP/Top Level.
• Motivé et passionné par les défis techniques.

Responsibilities

• Étudier et comprendre les spécifications de l’IP RISC-V à designer.
• Proposer une architecture conforme au cahier des charges.
• Coder l’IP en RTL (VHDL ou Verilog) selon les règles internes.
• Intégration d’IPs si nécessaire.
• Proposer un testbench pour une simulation fonctionnelle de l’IP.
• Implémentation et tests sur carte.

Skills

VHDL

Verilog

SystemVerilog

Education

Dernière année cycle ingénieur électronique

Job description

ELSYS Design recherche un stagiaire en design numérique (ASIC/FPGA) pour renforcer son département micro‑électronique à Nice Sophia-Antipolis. Vous approfondirez le flow de conception et les techniques de design et de vérification, en collaboration avec des ingénieurs expérimentés.

Les missions incluent l’étude des spécifications de l’IP RISC‑V, la proposition d’architecture, le codage RTL (VHDL/Verilog), l’intégration d’IPs, la rédaction d’un testbench et les tests sur carte.