104991/ASIC logic Design Engineer (IT) / Freelance

Worldwide People; Les Clayes-sous-Bois; On-site; EUR 60,000 - 85,000; Full time

Job summary

Worldwide People recherche un ingénieur ASIC chargé de la conception logique et du codage RTL. Maîtrise SystemVerilog ou VHDL et bonne compréhension de l’anglais technique.

Vos tâches principales incluent l’écriture des spécifications micro-architecture en lien avec l’architecture, le développement RTL, et une collaboration étroite avec les équipes vérification et design physique pour assurer la qualité, le timing et l’emprise sur la surface.

Qualifications

• Maîtrise du codage RTL (SystemVerilog ou VHDL).
• Bonne maîtrise de l’anglais technique.
• Connaissance des processus ASIC et du timing.

Responsibilities

• Écriture des spécifications micro-architecture en lien avec l’architecture.
• Développement RTL et tests.
• Collaboration avec l’équipe vérification pour le plan de vérification.
• Collaboration avec l’équipe design physique pour respecter le timing et l’emprise.
• Validation éventuelle de l’ASIC après fabrication.

Skills

RTL coding (SystemVerilog/VHDL)

Anglais technique

ASIC design

Job description

ASIC logic Design Engineer (A noter qu’une bonne maitrise de l’anglais technique est indispensable étant donné que nous avons plusieurs personnes de l’équipe qui sont anglophones).

La compétence clé pour cette mission est le codage RTL, soit en SystemVerilog soit en VHDL.

'ingénieurie en conception logique ASIC.

Les tâches demandées sont :

• participer à l’écriture des spécifications de micro-architecture de l’ASIC en lien avec la spécification de haut niveau fournie par l’équipe architecture

• développer en SystemVerilog le code RTL d’une partie des fonctions de l’ASIC, avec une attention particulière portée à la qualité et la généricité du code

• travailler en étroite collaboration avec l’équipe vérification afin d’établir un plan de vérification de qualité, et corriger les problèmes trouvés par l’environnement de vérification développé par cette équipe

• travailler en étroite collaboration avec l’équipe design physique afin de corriger les problèmes remontés par cette équipe, y compris concernant le respect de la fréquence d’horloge cible et la surface occupée

• éventuellement participer à la validation de l’ASIC une fois sa fabrication effectuée

A noter qu’une bonne maitrise de l’anglais technique est indispensable étant donné que nous avons plusieurs personnes de l’équipe qui sont anglophones.

La compétence clé pour cette mission est le codage RTL, soit en SystemVerilog soit en VHDL.