Stage-Design Rtl Autour d'Une IP Risc-V pour Asic - Soc - Fpga H/F

ELSYS Design SA; Valbonne; Sur place; EUR 10 000 - 15 000; Plein temps

Avantages offerts par ce poste

Titre restaurant presque intégralement

Accès aux activités sociales etculture

Prime Transport de 200 € net par an

Résumé du poste

ELSYS Design recherche un stagiaire en design numérique (ASIC/FPGA) pour renforcer son département micro‑électronique à Nice Sophia-Antipolis. Vous approfondirez le flow de conception et les techniques de design et de vérification, en collaboration avec des ingénieurs expérimentés.

Les missions incluent l’étude des spécifications de l’IP RISC‑V, la proposition d’architecture, le codage RTL (VHDL/Verilog), l’intégration d’IPs, la rédaction d’un testbench et les tests sur carte.

Qualifications

• Étudiant(e) en dernière année d'un cycle ingénieur en électronique.
• Connaissance des langages VHDL, Verilog et SystemVerilog.
• Bases solides en simulations et testbenches au niveau IP/Top Level.
• Motivé et passionné par les défis techniques.

Responsabilités

• Étudier et comprendre les spécifications de l’IP RISC-V à designer.
• Proposer une architecture conforme au cahier des charges.
• Coder l’IP en RTL (VHDL ou Verilog) selon les règles internes.
• Intégration d’IPs si nécessaire.
• Proposer un testbench pour une simulation fonctionnelle de l’IP.
• Implémentation et tests sur carte.

Connaissances

VHDL

Verilog

SystemVerilog

Formation

Dernière année cycle ingénieur électronique

Description du poste

Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en verification, vous approfondirez vos connaissances et vos compétences tout au long du stage. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design.

Lors du stage, les principales missions seront donc les suivantes :

• Etudier et comprendre les spécifications de lIP RISC V à designer.
• Proposer une architecture qui répond complètement au cahier des charges.
• Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe.
• Intégration d'IPs si nécessaire.
• Proposer un testbench pour une simulation fonctionnelle de l'IP.
• Implémentation et tests sur carte.

L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis.

Profil Recherché

Tu es en dernière année de cycle ingénieur en électronique avec une option Micro-Electronique. Tu as déjà des connaissances acquises en cours et/ou en TP sur les langages VHDL / Verilog / SystemVerilog. Tu as aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level. Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

Le stage se déroulera dans nos locaux de Sophia Antipolis et la durée sera adaptée au niveau d'études (4A ou 5A)

Avantages Salariaux

• Titre restaurant presque intégralement pris en charge
• Accès aux activités sociales et culturelles du CSE
• Prime Transport de 200 € net par an.

Qui sommes nous

ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués. Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l'ingénierie système. Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?