Senior RTL Front-End ASIC Designer

Capgemini; Montbonnot-Saint-Martin; On-site; EUR 90,000 - 120,000; Full time

Benefits offered by this job

Actionnariat

Épargne

Primes de cooptation

Job summary

Capgemini Engineering recherche un expert en design RTL Front-End ASIC pour rejoindre une équipe multidisciplinaire dans les technologies de semi-conducteurs.

Vous contribuerez à l’étude, la spécification et la conception d’IP numériques ou mixtes, ainsi qu’à l’intégration RTL au niveau SoC, avec une forte collaboration interéquipes pour garantir la qualité et le respect des normes IPC et de sécurité.

Qualifications

• Plus de 15 ans d’expérience en conception et vérification d’IP numérique ou mixte.
• Expérience en intégration d’IP au niveau SoC - partition ou FPGA.
• Connaissance des standards DO 254, ISO 26262, ASPICE est un plus.

Responsibilities

• Étudier et spécifier des IP numériques ou mixtes utilisées dans des composants ASIC.
• Concevoir ou adapter des IP en RTL (Verilog, SystemVerilog, VHDL) selon les règles DFT/CDC/Lint.
• Intégrer les IPs dans une partition ou au niveau du SoC et assurer leur vérification.
• Collaborer avec les équipes VLSI pour l’intégration et le design physique du projet.

Skills

RTL design

Verilog

SystemVerilog

VHDL

ASIC integration

Tools

Verilog

VHDL

SystemVerilog

Job description

Capgemini Engineering recherche un expert en design RTL Front-End ASIC pour rejoindre une équipe multidisciplinaire dans les technologies de semi-conducteurs.

Vous contribuerez à l’étude, la spécification et la conception d’IP numériques ou mixtes, ainsi qu’à l’intégration RTL au niveau SoC, avec une forte collaboration interéquipes pour garantir la qualité et le respect des normes IPC et de sécurité.