Ingénieur RTL Front-End ASIC – Conception SoC & IP

Capgemini Engineering; Montbonnot-Saint-Martin; Hybride; EUR 45 000 - 65 000; Plein temps

Avantages offerts par ce poste

Télétravail international

Formations en libre accès

Plan d'actionnariat

Remboursement sport/culture

Résumé du poste

Capgemini Engineering, leader mondial des services d'ingénierie, recherche des talents spécialisés en design RTL Front-End ASIC au sein d'une équipe dynamique travaillant sur les technologies de semi-conducteurs. Vous participerez à l'étude d'IP et à l'architecture SoC, et vous réaliserez le design et l'intégration d'IP en RTL (Verilog/SVerilog/VHDL) tout en respectant les règles DFT, CDC et Lint.

Ce poste offre des projets innovants, des possibilités de télétravail partiel, des certifications

Qualifications

• 3 ans d'expérience minimum en conception et vérification IP numériques ou mixtes
• Intégration IP au niveau SoC – partition ou FPGA
• Connaissance des standards DO 254, ISO 26262, ASPICE est un plus
• Bon niveau de communication et travail en équipe

Responsabilités

• L’étude et la spécification d’IP numériques ou mixtes numériques-analogiques utilisés dans des composants de type ASIC
• L’étude de l’architecture du SoC
• Design ou l’adaptation des IP en RTL (Verilog, SVerilog, VHDL) tout en suivant les règles afférentes de type DFT, CDC, RDC, Lint, UPF
• L’intégration des IPs dans une partition ou au niveau du SoC
• La qualité du projet en intervenant auprès des autres équipes VLSI (vérification, intégration, physical design, S/W-F/W, Product & Test Engineering)

Connaissances

RTL design

IP verification

SoC integration

Verilog/SVerilog

VHDL

DFT/Lint

Outils

Cadence tools

Synopsys

ModelSim

Description du poste

Capgemini Engineering, leader mondial des services d'ingénierie, recherche des talents spécialisés en design RTL Front-End ASIC au sein d'une équipe dynamique travaillant sur les technologies de semi-conducteurs. Vous participerez à l'étude d'IP et à l'architecture SoC, et vous réaliserez le design et l'intégration d'IP en RTL (Verilog/SVerilog/VHDL) tout en respectant les règles DFT, CDC et Lint.

Ce poste offre des projets innovants, des possibilités de télétravail partiel, des certifications