Stage FPGA : Développement d’une Brique Réutilisable

ELSYS Design SA; Valence; On-site; EUR 11,000 - 16,000; Full time

Benefits offered by this job

Titre restaurant

Activités sociales et culturelles du C

Prime Transport 200 € net par an

Job summary

ELSYS Design recherche un stagiaire en électronique numérique et systèmes embarqués pour concevoir et valider une brique FPGA réutilisable, pouvant inclure SPI/UART/SpaceWire et traitement d’image. Le stage couvre l’architecture, la rédaction RTL, la vérification et l’intégration sur cible.

Lieu: locaux de Valence. Durée: 6 mois. Profil Master/MSc ou École d’ingénieurs, avec connaissances VHDL/SystemVerilog et bonne autonomie. Stage rémunéré et conventionné, avec avantages CSE et prime transport.

Qualifications

• Étudiant en dernière année d’école d’ingénieurs ou Master, spécialisation électronique numérique.
• Connaissances en VHDL ou SystemVerilog et électronique numérique attendues.
• Première expérience avec outils FPGA, vérification ou traitement d’image appréciée.
• Autonome, structuré et capable d’analyser résultats et documenter travaux.

Responsibilities

• Analyser le besoin et formaliser les exigences fonctionnelles et les contraintes de performance.
• Définir l’architecture de la brique FPGA et ses interfaces matérielles et logicielles.
• Développer la fonction en langage de description matériel.
• Mettre en place l’environnement de simulation et les moyens de vérification associés.
• Réaliser la synthèse, l’implémentation et l’analyse des contraintes de timing et de ressources.
• Intégrer et valider la brique sur une carte FPGA d’évaluation.
• Rédiger une documentation technique complète pour la capitalisation interne.
• En option, automatiser les phases de simulation, de génération et de validation.

Skills

Curiosité

Rigueur

Autonomie

Education

Master ou MSc

Tools

VHDL

SystemVerilog

Outils FPGA

Job description

ELSYS Design recherche un stagiaire en électronique numérique et systèmes embarqués pour concevoir et valider une brique FPGA réutilisable, pouvant inclure SPI/UART/SpaceWire et traitement d’image. Le stage couvre l’architecture, la rédaction RTL, la vérification et l’intégration sur cible.

Lieu: locaux de Valence. Durée: 6 mois. Profil Master/MSc ou École d’ingénieurs, avec connaissances VHDL/SystemVerilog et bonne autonomie. Stage rémunéré et conventionné, avec avantages CSE et prime transport.