Ingénieur Vérification RTL Senior | UVM & SystemVerilog

CELAD; France; Sur place; EUR 70 000 - 90 000; Plein temps

Avantages offerts par ce poste

RTT 15 jours

Participation bénéfices

Indemnité déplacement

Tickets restaurant

Plan d'Épargne Entreprise

Prime vacances

Avance sur salaire

CSE

Congés supplémentaires

Résumé du poste

CELAD recrute un ingénieur Vérification RTL senior à Montigny (93) pour rejoindre ses équipes R&D. Vous intervenez sur les flux d’assemblage SoC, assurant la fiabilité et la qualité des outils EDA et des campagnes de vérification.

Vous définirez et exécuterez des campagnes de test basées sur simulation, développerez un framework Python pour générer des Test Benches SystemVerilog/UVM et collaborerez avec les équipes d’ingénierie pour améliorer les processus de CI et l’automatisation des tests.

Qualifications

• 7 ans d’expérience en vérification RTL.
• Expérience avec UVM et frameworks de vérification.
• Maîtrise SystemVerilog, Verilog et VHDL.
• Bon niveau en Python et OO.
• Expérience des environnements de simulation Cadence, Synopsys ou Siemens EDA.
• Anglais professionnel courant, à l’écrit.

Responsabilités

• Définir, développer, documenter et exécuter les campagnes de vérification basées sur simulation autour d’un Register Bank Compiler.
• Développer un framework Python permettant la génération automatique de Test Benches SystemVerilog et/ou UVM.
• Concevoir et maintenir les environnements de tests compatibles avec les principaux simulateurs RTL (Cadence, Synopsys, Siemens).
• Améliorer les chaînes d’intégration continue, renforcer l’automatisation des tests et faire évoluer les indicateurs de qualité.
• Participer à l’évolution des méthodologies de vérification et des bonnes pratiques de développement.
• Collaborer étroitement avec les équipes de développement afin d’identifier les besoins de validation des outils EDA.
• Participer aux revues de code et aux tests unitaires afin de garantir un haut niveau de qualité logicielle.
• Utiliser les outils collaboratifs tels que Jira et Confluence pour assurer le suivi des développements.

Connaissances

RTL verification

UVM framework

SystemVerilog

Verilog

VHDL

Python

OO programming

CADENCE/Synopsys/Siemens EDA

CI/Automation

Anglais professionnel

Formation

Bac+5 en informatique, électronique ou systèmes embarqués

Outils

Cadence

Synopsys

Siemens EDA

Description du poste

CELAD recrute un ingénieur Vérification RTL senior à Montigny (93) pour rejoindre ses équipes R&D. Vous intervenez sur les flux d’assemblage SoC, assurant la fiabilité et la qualité des outils EDA et des campagnes de vérification.

Vous définirez et exécuterez des campagnes de test basées sur simulation, développerez un framework Python pour générer des Test Benches SystemVerilog/UVM et collaborerez avec les équipes d’ingénierie pour améliorer les processus de CI et l’automatisation des tests.