Ingénieur IP FPGA/ASIC — Dév RTL & Vérif

Elsys Design; Rennes; Presencial; EUR 35.000 - 50.000; Jornada completa

Ventajas ofrecidas por este puesto de trabajo

10 jours de RTT par an

Allocation repas ou Titre restaurant

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation de 1000 ou 1500 €

Prime Transport de 200 € net par an

Prime Vacances

Descripción de la vacante

ELSYS Design, situé à Rennes, recherche un(e) ingénieur(e) en microélectronique pour participer au développement d'IPs sur FPGAs et/ou ASICs. Vous serez intégré(e) au sein d'une équipe dynamique et travaillerez étroitement avec un leader technique pour assurer le bon développement des IPs.

Le candidat idéal aura un diplôme BAC +5 en électronique et maîtrisera des langages de description comme VHDL ou Verilog. Les avantages incluent des RTT, allocation repas, et mutuelle santé.

Formación

• Au moins une première expérience professionnelle sur FPGA ou ASIC numériques.
• Maîtrise d'au moins un des langages VHDL, Verilog ou SystemVerilog.
• Expérience avec des outils de gestion de configuration et ticketing.

Responsabilidades

• Participer à la définition de l'architecture des IPs.
• Implémenter la description RTL des blocs.
• Intégrer au niveau top.
• Vérifier les modules en Tests Unitaires.
• Construire et exécuter les plans de vérification.

Conocimientos

VHDL

Verilog

SystemVerilog

GIT

Jira

Educación

Diplôme ingénieur BAC +5 en électronique

Descripción del empleo

ELSYS Design, situé à Rennes, recherche un(e) ingénieur(e) en microélectronique pour participer au développement d'IPs sur FPGAs et/ou ASICs. Vous serez intégré(e) au sein d'une équipe dynamique et travaillerez étroitement avec un leader technique pour assurer le bon développement des IPs.

Le candidat idéal aura un diplôme BAC +5 en électronique et maîtrisera des langages de description comme VHDL ou Verilog. Les avantages incluent des RTT, allocation repas, et mutuelle santé.