Ingénieur RTL/FPGA - Conception Numérique & Prototypage

EASii IC

Grenoble

On-site

EUR 50,000 - 80,000

Full time

14 days+

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Benefits offered by this job

Carte TR
JRTT

Job summary

EASii IC à Grenoble recherche un ingénieur HDL expérimenté pour concevoir des IP et des blocs RTL/FPGA, et participer au prototypage. Vous travaillerez en équipe sur des architectures numériques et garantirez les exigences de qualité.

Le candidat maîtrisera VHDL/SystemVerilog, les outils VCS/Questa, et écrira les contraintes SDC/UPF, avec une sensibilité à la synthèse et à la vérification. Cadre stimulant et innovations technologiques.

Qualifications

  • Concevoir la microarchitecture des blocs IP numériques.
  • Coder en VHDL et SystemVerilog (RTL).
  • Connaître les outils de simulation (Excelium, VCS, Questa).
  • Maîtriser le flot d’implémentation front-end (timing, synthesis) et les vérifications (Spyglass).
  • Vous êtes familier avec les outils de gestion de base de données (GIT)
  • Maitrisez au moins un langage de scripting (PERL, TCL, PYTHON).
  • Une expérience en vérification de blocs numériques serait appréciée.

Responsibilities

  • Concevoir et modéliser l'architecture RTL synthétisable.
  • Rédiger les contraintes de synthèse (SDC) et les contraintes UPF.
  • Assurer la qualité de codage (LINT) et les règles CDC.
  • Réaliser la documentation associée et le support pour le prototypage FPGA.
  • Interfacer avec les équipes architecture, design et vérification.

Skills

RTL FPGA design
VHDL
SystemVerilog
Timing constraints
Synthesis & UPF
LINT & CDC
Git
Python scripting
Questa
VCS

Tools

Excelium
VCS
Spyglass
Git
Python

Job description

EASii IC à Grenoble recherche un ingénieur HDL expérimenté pour concevoir des IP et des blocs RTL/FPGA, et participer au prototypage. Vous travaillerez en équipe sur des architectures numériques et garantirez les exigences de qualité.

Le candidat maîtrisera VHDL/SystemVerilog, les outils VCS/Questa, et écrira les contraintes SDC/UPF, avec une sensibilité à la synthèse et à la vérification. Cadre stimulant et innovations technologiques.

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EASii IC • Grenoble

On-site
EUR 50,000 - 80,000
Carte TR
JRTT
Ingénieur Prototypage FPGA – RTL/VHDL et Tests
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ELSYS Design SA • Valbonne

On-site
EUR 55,000 - 85,000
RTT 10 jours
Repas / Titres-resto
Mutuelle Santé Famille
+5
Ingénieure ASIC – Architecte RTL & Vérif (Remote)
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Capgemini Engineering • Blagnac

Hybrid
EUR 65,000 - 95,000
Télétravail possible
Formations et certifications
Plan actionnariat
Ingénieur R&D ASIC — Architecture, RTL & DFT
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Capgemini • Paris

Hybrid
EUR 70,000 - 110,000
Télétravail international
Formations et certifications
Plan d’actionnariat
+2
Ingénieur RTL Front-End ASIC – Conception SoC & IP
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Capgemini Engineering • Montbonnot-Saint-Martin

Hybrid
EUR 45,000 - 65,000
Télétravail international
Formations en libre accès
Plan d'actionnariat
+1
Ingénieur IP FPGA/ASIC — Dév RTL & Vérif
Ingénieur IP FPGA/ASIC — Dév RTL & Vérif

Elsys Design • Rennes

On-site
EUR 35,000 - 50,000
10 jours de RTT par an
Allocation repas ou Titre restaurant
Mutuelle Santé Famille
+5
Concepteur VHDL/FPGA — RF & Vidéo, Projets Innovants
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GACI Technologies • Toulouse

On-site
EUR 45,000 - 65,000
Ingénieur FPGA Expérimenté – RTL/Bench Design
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ELSYS Design SA • Cachan

On-site
EUR 65,000 - 90,000
RTT 10 jours/an
Repas / Titre-restaurant
Mutuelle Santé Famille
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Expert RTL Design for Front-End ASIC
Expert RTL Design for Front-End ASIC

Groupe Talents Handicap • Jardin

On-site
EUR 90,000 - 120,000
Concepteur VHDL/FPGA – RF et Vidéo, Projets Innovants
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GACI Technologies • Villebon-sur-Yvette

On-site
EUR 55,000 - 70,000