Ingénieur RTL/FPGA - Conception Numérique & Prototypage

EASii IC; Grenoble; Sur place; EUR 50 000 - 80 000; Plein temps

Avantages offerts par ce poste

Carte TR

JRTT

Résumé du poste

EASii IC à Grenoble recherche un ingénieur HDL expérimenté pour concevoir des IP et des blocs RTL/FPGA, et participer au prototypage. Vous travaillerez en équipe sur des architectures numériques et garantirez les exigences de qualité.

Le candidat maîtrisera VHDL/SystemVerilog, les outils VCS/Questa, et écrira les contraintes SDC/UPF, avec une sensibilité à la synthèse et à la vérification. Cadre stimulant et innovations technologiques.

Qualifications

• Concevoir la microarchitecture des blocs IP numériques.
• Coder en VHDL et SystemVerilog (RTL).
• Connaître les outils de simulation (Excelium, VCS, Questa).
• Maîtriser le flot d’implémentation front-end (timing, synthesis) et les vérifications (Spyglass).
• Vous êtes familier avec les outils de gestion de base de données (GIT)
• Maitrisez au moins un langage de scripting (PERL, TCL, PYTHON).
• Une expérience en vérification de blocs numériques serait appréciée.

Responsabilités

• Concevoir et modéliser l'architecture RTL synthétisable.
• Rédiger les contraintes de synthèse (SDC) et les contraintes UPF.
• Assurer la qualité de codage (LINT) et les règles CDC.
• Réaliser la documentation associée et le support pour le prototypage FPGA.
• Interfacer avec les équipes architecture, design et vérification.

Connaissances

RTL FPGA design

VHDL

SystemVerilog

Timing constraints

Synthesis & UPF

LINT & CDC

Git

Python scripting

Questa

VCS

Outils

Excelium

VCS

Spyglass

Git

Python

Description du poste

EASii IC à Grenoble recherche un ingénieur HDL expérimenté pour concevoir des IP et des blocs RTL/FPGA, et participer au prototypage. Vous travaillerez en équipe sur des architectures numériques et garantirez les exigences de qualité.

Le candidat maîtrisera VHDL/SystemVerilog, les outils VCS/Questa, et écrira les contraintes SDC/UPF, avec une sensibilité à la synthèse et à la vérification. Cadre stimulant et innovations technologiques.