Senior RTL/SoC Designer - ASIC, DFT & NoC

YADRO; United States; A distancia; USD 120.000 - 180.000; Jornada completa

Ventajas ofrecidas por este puesto de trabajo

ДМС со стоматологией

Страхование близких

Day off для восстановления здоровья

Консультации юристов/психолог

Премии за патенты и изобретения

Учебный портал и конференции

Компенсация на спорт/тренировки

Скидки у партнёров

Descripción de la vacante

YADRO ищет инженера RTL для ASIC с опытом разработки и интеграции модулей. Требуется глубокое знание Verilog/SystemVerilog, опыт работы с RTL-симуляторами и интерфейсами ACE/AXI. Обязательно владение Linux, скриптами и системами контроля версий. В задачи входит оптимизация путей, DFT и взаимодействие с верификацией.

Кандидат будет работать над архитектурой SoC и интеграцией блоков, участвовать в прототипировании и документации проекта.

Formación

• Опыт разработки RTL для ASIC от 3 лет.
• Отличное знание Verilog и SystemVerilog.
• Опыт работы с RTL-симуляторами от 3 лет.
• Знание ACE и AXI интерфейсов в SoC.
• Навыки скриптов: Perl, Python, Tcl или Shell.
• Уверенное владение Linux и инструментами разработки.
• Чтение технической документации на английском языке.
• Опыт работы с системами контроля версий.
• Будет плюсом: Make и скриптовые языки, знания FPGA (Altera/Xilinx) и CI.

Responsabilidades

• Разрабатывать и интегрировать функциональные модули для ASIC
• Подготавливать вспомогательные блоки и обертки для памяти
• Анализировать RTL-блоки и внедрять DFT
• Разрабатывать и отлаживать SDC-файлы для DFT режимов
• Оптимизировать синтез и критические пути
• Взаимодействовать с верификацией и прототипированием
• Улаживать моделирование подсистем на всех стадиях
• Изучать документацию и передавать рекомендации бэкенду и архитектору

Conocimientos

RTL-разработка

Verilog / SystemVerilog

RTL-симулятор

ACE/AXI интерфейсы

Scripting: Perl / Python / Tcl / Shell

Linux

Английский для ТД

Системы контроля версий

Make / скрипты

FPGA инструменты Altera/Xilinx

CI-системы

Descripción del empleo

YADRO ищет инженера RTL для ASIC с опытом разработки и интеграции модулей. Требуется глубокое знание Verilog/SystemVerilog, опыт работы с RTL-симуляторами и интерфейсами ACE/AXI. Обязательно владение Linux, скриптами и системами контроля версий. В задачи входит оптимизация путей, DFT и взаимодействие с верификацией.

Кандидат будет работать над архитектурой SoC и интеграцией блоков, участвовать в прототипировании и документации проекта.