Инженер по верификации IP‑ядер RISC‑V

YADRO; United States; Remote; USD 90,000 - 150,000; Full time

Benefits offered by this job

ДМС со стоматологией

Страхование близких

Выходной для здоровья

Консультации юристов/психолог

Премии за патенты

Учебный портал/конференции/английский

Компенсация тренировок

Скидки от партнёров

Job summary

Компания YADRO объявляет набор инженера по верификации IP для работы над RTL-IP-ядрами RISC-V, участия в создании регрессионной тестовой системы и поддержки интеграционных процессов для серверных и сетевых продуктов.

Требуется опыт верификации RTL от 3 лет, владение Verilog/SystemVerilog, Linux и RTL-симуляторами, а также уверенное чтение технической документации на английском. Будет плюсом знание ASM/C, CI-систем, OVM/UVM, Cocotb и интерфейсов AXI/AHB/OCP.

Qualifications

• Опыт верификации и разработки RTL от 3 лет.
• Знакомство с архитектурой современного процессора.
• Уверенное владение RTL-симулятором.
• Хорошее знание Verilog и SystemVerilog.
• Владение скриптовыми языками: Perl, Python, Tcl или Shell.
• Уверенное владение Linux.
• Английский на уровне чтения технической документации и переписки на технические темы.
• Будет плюсом: ASM или C, CI, OVM/UVM, AXI/AHB/OCP и cocotb.

Responsibilities

• Проводить функциональную верификацию IP-модулей.
• Участвовать в создании системы регрессионного тестирования IP.

Skills

RTL verification

RTL development

RTL simulator

Verilog/SystemVerilog

Perl/Python/Tcl/Shell

Linux

English (tech docs)

ASM/C (bonus)

CI systems

OVM/UVM

Cocotb

AXI/AHB/OCP

Job description

Компания YADRO объявляет набор инженера по верификации IP для работы над RTL-IP-ядрами RISC-V, участия в создании регрессионной тестовой системы и поддержки интеграционных процессов для серверных и сетевых продуктов.

Требуется опыт верификации RTL от 3 лет, владение Verilog/SystemVerilog, Linux и RTL-симуляторами, а также уверенное чтение технической документации на английском. Будет плюсом знание ASM/C, CI-систем, OVM/UVM, Cocotb и интерфейсов AXI/AHB/OCP.